[deliverable/linux.git] / arch / m68k / include / asm / m527xsim.h

/****************************************************************************/

/*
 *	m527xsim.h -- ColdFire 5270/5271 System Integration Module support.
 *
 *	(C) Copyright 2004, Greg Ungerer (gerg@snapgear.com)
 */

/****************************************************************************/
#ifndef	m527xsim_h
#define	m527xsim_h
/****************************************************************************/

#define	CPU_NAME		"COLDFIRE(m527x)"
#define	CPU_INSTR_PER_JIFFY	3
#define	MCF_BUSCLK		(MCF_CLK / 2)

#include <asm/m52xxacr.h>

/*
 *	Define the 5270/5271 SIM register set addresses.
 */
#define	MCFICM_INTC0		(MCF_IPSBAR + 0x0c00)	/* Base for Interrupt Ctrl 0 */
#define	MCFICM_INTC1		(MCF_IPSBAR + 0x0d00)	/* Base for Interrupt Ctrl 1 */

#define	MCFINTC_IPRH		0x00		/* Interrupt pending 32-63 */
#define	MCFINTC_IPRL		0x04		/* Interrupt pending 1-31 */
#define	MCFINTC_IMRH		0x08		/* Interrupt mask 32-63 */
#define	MCFINTC_IMRL		0x0c		/* Interrupt mask 1-31 */
#define	MCFINTC_INTFRCH		0x10		/* Interrupt force 32-63 */
#define	MCFINTC_INTFRCL		0x14		/* Interrupt force 1-31 */
#define	MCFINTC_IRLR		0x18		/* */
#define	MCFINTC_IACKL		0x19		/* */
#define	MCFINTC_ICR0		0x40		/* Base ICR register */

#define	MCFINT_VECBASE		64		/* Vector base number */
#define	MCFINT_UART0		13		/* Interrupt number for UART0 */
#define	MCFINT_UART1		14		/* Interrupt number for UART1 */
#define	MCFINT_UART2		15		/* Interrupt number for UART2 */
#define	MCFINT_QSPI		18		/* Interrupt number for QSPI */
#define	MCFINT_FECRX0		23		/* Interrupt number for FEC0 */
#define	MCFINT_FECTX0		27		/* Interrupt number for FEC0 */
#define	MCFINT_FECENTC0		29		/* Interrupt number for FEC0 */
#define	MCFINT_PIT1		36		/* Interrupt number for PIT1 */

#define	MCFINT2_VECBASE		128		/* Vector base number 2 */
#define	MCFINT2_FECRX1		23		/* Interrupt number for FEC1 */
#define	MCFINT2_FECTX1		27		/* Interrupt number for FEC1 */
#define	MCFINT2_FECENTC1	29		/* Interrupt number for FEC1 */

#define	MCF_IRQ_UART0	        (MCFINT_VECBASE + MCFINT_UART0)
#define	MCF_IRQ_UART1	        (MCFINT_VECBASE + MCFINT_UART1)
#define	MCF_IRQ_UART2	        (MCFINT_VECBASE + MCFINT_UART2)

#define	MCF_IRQ_FECRX0		(MCFINT_VECBASE + MCFINT_FECRX0)
#define	MCF_IRQ_FECTX0		(MCFINT_VECBASE + MCFINT_FECTX0)
#define	MCF_IRQ_FECENTC0	(MCFINT_VECBASE + MCFINT_FECENTC0)
#define	MCF_IRQ_FECRX1		(MCFINT2_VECBASE + MCFINT2_FECRX1)
#define	MCF_IRQ_FECTX1		(MCFINT2_VECBASE + MCFINT2_FECTX1)
#define	MCF_IRQ_FECENTC1	(MCFINT2_VECBASE + MCFINT2_FECENTC1)

#define	MCF_IRQ_QSPI		(MCFINT_VECBASE + MCFINT_QSPI)

/*
 *	SDRAM configuration registers.
 */
#ifdef CONFIG_M5271
#define	MCFSIM_DCR		(MCF_IPSBAR + 0x40)	/* Control */
#define	MCFSIM_DACR0		(MCF_IPSBAR + 0x48)	/* Base address 0 */
#define	MCFSIM_DMR0		(MCF_IPSBAR + 0x4c)	/* Address mask 0 */
#define	MCFSIM_DACR1		(MCF_IPSBAR + 0x50)	/* Base address 1 */
#define	MCFSIM_DMR1		(MCF_IPSBAR + 0x54)	/* Address mask 1 */
#endif
#ifdef CONFIG_M5275
#define	MCFSIM_DMR		(MCF_IPSBAR + 0x40)	/* Mode */
#define	MCFSIM_DCR		(MCF_IPSBAR + 0x44)	/* Control */
#define	MCFSIM_DCFG1		(MCF_IPSBAR + 0x48)	/* Configuration 1 */
#define	MCFSIM_DCFG2		(MCF_IPSBAR + 0x4c)	/* Configuration 2 */
#define	MCFSIM_DBAR0		(MCF_IPSBAR + 0x50)	/* Base address 0 */
#define	MCFSIM_DMR0		(MCF_IPSBAR + 0x54)	/* Address mask 0 */
#define	MCFSIM_DBAR1		(MCF_IPSBAR + 0x58)	/* Base address 1 */
#define	MCFSIM_DMR1		(MCF_IPSBAR + 0x5c)	/* Address mask 1 */
#endif

/*
 *	DMA unit base addresses.
 */
#define	MCFDMA_BASE0		(MCF_IPSBAR + 0x100)
#define	MCFDMA_BASE1		(MCF_IPSBAR + 0x140)
#define	MCFDMA_BASE2		(MCF_IPSBAR + 0x180)
#define	MCFDMA_BASE3		(MCF_IPSBAR + 0x1C0)

/*
 *	UART module.
 */
#define MCFUART_BASE0		(MCF_IPSBAR + 0x200)
#define MCFUART_BASE1		(MCF_IPSBAR + 0x240)
#define MCFUART_BASE2		(MCF_IPSBAR + 0x280)

/*
 *	FEC ethernet module.
 */
#define	MCFFEC_BASE0		(MCF_IPSBAR + 0x1000)
#define	MCFFEC_SIZE0		0x800
#define	MCFFEC_BASE1		(MCF_IPSBAR + 0x1800)
#define	MCFFEC_SIZE1		0x800

/*
 *	QSPI module.
 */
#define	MCFQSPI_BASE		(MCF_IPSBAR + 0x340)
#define	MCFQSPI_SIZE		0x40

#ifdef CONFIG_M5271
#define	MCFQSPI_CS0		91
#define	MCFQSPI_CS1		92
#define	MCFQSPI_CS2		99
#define	MCFQSPI_CS3		103
#endif
#ifdef CONFIG_M5275
#define	MCFQSPI_CS0		59
#define	MCFQSPI_CS1		60
#define	MCFQSPI_CS2		61
#define	MCFQSPI_CS3		62
#endif

/*
 *	GPIO module.
 */
#ifdef CONFIG_M5271
#define MCFGPIO_PODR_ADDR	(MCF_IPSBAR + 0x100000)
#define MCFGPIO_PODR_DATAH	(MCF_IPSBAR + 0x100001)
#define MCFGPIO_PODR_DATAL	(MCF_IPSBAR + 0x100002)
#define MCFGPIO_PODR_BUSCTL	(MCF_IPSBAR + 0x100003)
#define MCFGPIO_PODR_BS		(MCF_IPSBAR + 0x100004)
#define MCFGPIO_PODR_CS		(MCF_IPSBAR + 0x100005)
#define MCFGPIO_PODR_SDRAM	(MCF_IPSBAR + 0x100006)
#define MCFGPIO_PODR_FECI2C	(MCF_IPSBAR + 0x100007)
#define MCFGPIO_PODR_UARTH	(MCF_IPSBAR + 0x100008)
#define MCFGPIO_PODR_UARTL	(MCF_IPSBAR + 0x100009)
#define MCFGPIO_PODR_QSPI	(MCF_IPSBAR + 0x10000A)
#define MCFGPIO_PODR_TIMER	(MCF_IPSBAR + 0x10000B)

#define MCFGPIO_PDDR_ADDR	(MCF_IPSBAR + 0x100010)
#define MCFGPIO_PDDR_DATAH	(MCF_IPSBAR + 0x100011)
#define MCFGPIO_PDDR_DATAL	(MCF_IPSBAR + 0x100012)
#define MCFGPIO_PDDR_BUSCTL	(MCF_IPSBAR + 0x100013)
#define MCFGPIO_PDDR_BS		(MCF_IPSBAR + 0x100014)
#define MCFGPIO_PDDR_CS		(MCF_IPSBAR + 0x100015)
#define MCFGPIO_PDDR_SDRAM	(MCF_IPSBAR + 0x100016)
#define MCFGPIO_PDDR_FECI2C	(MCF_IPSBAR + 0x100017)
#define MCFGPIO_PDDR_UARTH	(MCF_IPSBAR + 0x100018)
#define MCFGPIO_PDDR_UARTL	(MCF_IPSBAR + 0x100019)
#define MCFGPIO_PDDR_QSPI	(MCF_IPSBAR + 0x10001A)
#define MCFGPIO_PDDR_TIMER	(MCF_IPSBAR + 0x10001B)

#define MCFGPIO_PPDSDR_ADDR	(MCF_IPSBAR + 0x100020)
#define MCFGPIO_PPDSDR_DATAH	(MCF_IPSBAR + 0x100021)
#define MCFGPIO_PPDSDR_DATAL	(MCF_IPSBAR + 0x100022)
#define MCFGPIO_PPDSDR_BUSCTL	(MCF_IPSBAR + 0x100023)
#define MCFGPIO_PPDSDR_BS	(MCF_IPSBAR + 0x100024)
#define MCFGPIO_PPDSDR_CS	(MCF_IPSBAR + 0x100025)
#define MCFGPIO_PPDSDR_SDRAM	(MCF_IPSBAR + 0x100026)
#define MCFGPIO_PPDSDR_FECI2C	(MCF_IPSBAR + 0x100027)
#define MCFGPIO_PPDSDR_UARTH	(MCF_IPSBAR + 0x100028)
#define MCFGPIO_PPDSDR_UARTL	(MCF_IPSBAR + 0x100029)
#define MCFGPIO_PPDSDR_QSPI	(MCF_IPSBAR + 0x10002A)
#define MCFGPIO_PPDSDR_TIMER	(MCF_IPSBAR + 0x10002B)

#define MCFGPIO_PCLRR_ADDR	(MCF_IPSBAR + 0x100030)
#define MCFGPIO_PCLRR_DATAH	(MCF_IPSBAR + 0x100031)
#define MCFGPIO_PCLRR_DATAL	(MCF_IPSBAR + 0x100032)
#define MCFGPIO_PCLRR_BUSCTL	(MCF_IPSBAR + 0x100033)
#define MCFGPIO_PCLRR_BS	(MCF_IPSBAR + 0x100034)
#define MCFGPIO_PCLRR_CS	(MCF_IPSBAR + 0x100035)
#define MCFGPIO_PCLRR_SDRAM	(MCF_IPSBAR + 0x100036)
#define MCFGPIO_PCLRR_FECI2C	(MCF_IPSBAR + 0x100037)
#define MCFGPIO_PCLRR_UARTH	(MCF_IPSBAR + 0x100038)
#define MCFGPIO_PCLRR_UARTL	(MCF_IPSBAR + 0x100039)
#define MCFGPIO_PCLRR_QSPI	(MCF_IPSBAR + 0x10003A)
#define MCFGPIO_PCLRR_TIMER	(MCF_IPSBAR + 0x10003B)

/*
 * Generic GPIO support
 */
#define MCFGPIO_PODR			MCFGPIO_PODR_ADDR
#define MCFGPIO_PDDR			MCFGPIO_PDDR_ADDR
#define MCFGPIO_PPDR			MCFGPIO_PPDSDR_ADDR
#define MCFGPIO_SETR			MCFGPIO_PPDSDR_ADDR
#define MCFGPIO_CLRR			MCFGPIO_PCLRR_ADDR

#define MCFGPIO_PIN_MAX			100
#define MCFGPIO_IRQ_MAX			8
#define MCFGPIO_IRQ_VECBASE		MCFINT_VECBASE

#define MCFGPIO_PAR_QSPI	(MCF_IPSBAR + 0x10004A)
#define MCFGPIO_PAR_TIMER	(MCF_IPSBAR + 0x10004C)
#endif

#ifdef CONFIG_M5275
#define MCFGPIO_PODR_BUSCTL	(MCF_IPSBAR + 0x100004)
#define MCFGPIO_PODR_ADDR	(MCF_IPSBAR + 0x100005)
#define MCFGPIO_PODR_CS		(MCF_IPSBAR + 0x100008)
#define MCFGPIO_PODR_FEC0H	(MCF_IPSBAR + 0x10000A)
#define MCFGPIO_PODR_FEC0L	(MCF_IPSBAR + 0x10000B)
#define MCFGPIO_PODR_FECI2C	(MCF_IPSBAR + 0x10000C)
#define MCFGPIO_PODR_QSPI	(MCF_IPSBAR + 0x10000D)
#define MCFGPIO_PODR_SDRAM	(MCF_IPSBAR + 0x10000E)
#define MCFGPIO_PODR_TIMERH	(MCF_IPSBAR + 0x10000F)
#define MCFGPIO_PODR_TIMERL	(MCF_IPSBAR + 0x100010)
#define MCFGPIO_PODR_UARTL	(MCF_IPSBAR + 0x100011)
#define MCFGPIO_PODR_FEC1H	(MCF_IPSBAR + 0x100012)
#define MCFGPIO_PODR_FEC1L	(MCF_IPSBAR + 0x100013)
#define MCFGPIO_PODR_BS		(MCF_IPSBAR + 0x100014)
#define MCFGPIO_PODR_IRQ	(MCF_IPSBAR + 0x100015)
#define MCFGPIO_PODR_USBH	(MCF_IPSBAR + 0x100016)
#define MCFGPIO_PODR_USBL	(MCF_IPSBAR + 0x100017)
#define MCFGPIO_PODR_UARTH	(MCF_IPSBAR + 0x100018)

#define MCFGPIO_PDDR_BUSCTL	(MCF_IPSBAR + 0x100020)
#define MCFGPIO_PDDR_ADDR	(MCF_IPSBAR + 0x100021)
#define MCFGPIO_PDDR_CS		(MCF_IPSBAR + 0x100024)
#define MCFGPIO_PDDR_FEC0H	(MCF_IPSBAR + 0x100026)
#define MCFGPIO_PDDR_FEC0L	(MCF_IPSBAR + 0x100027)
#define MCFGPIO_PDDR_FECI2C	(MCF_IPSBAR + 0x100028)
#define MCFGPIO_PDDR_QSPI	(MCF_IPSBAR + 0x100029)
#define MCFGPIO_PDDR_SDRAM	(MCF_IPSBAR + 0x10002A)
#define MCFGPIO_PDDR_TIMERH	(MCF_IPSBAR + 0x10002B)
#define MCFGPIO_PDDR_TIMERL	(MCF_IPSBAR + 0x10002C)
#define MCFGPIO_PDDR_UARTL	(MCF_IPSBAR + 0x10002D)
#define MCFGPIO_PDDR_FEC1H	(MCF_IPSBAR + 0x10002E)
#define MCFGPIO_PDDR_FEC1L	(MCF_IPSBAR + 0x10002F)
#define MCFGPIO_PDDR_BS		(MCF_IPSBAR + 0x100030)
#define MCFGPIO_PDDR_IRQ	(MCF_IPSBAR + 0x100031)
#define MCFGPIO_PDDR_USBH	(MCF_IPSBAR + 0x100032)
#define MCFGPIO_PDDR_USBL	(MCF_IPSBAR + 0x100033)
#define MCFGPIO_PDDR_UARTH	(MCF_IPSBAR + 0x100034)

#define MCFGPIO_PPDSDR_BUSCTL	(MCF_IPSBAR + 0x10003C)
#define MCFGPIO_PPDSDR_ADDR	(MCF_IPSBAR + 0x10003D)
#define MCFGPIO_PPDSDR_CS	(MCF_IPSBAR + 0x100040)
#define MCFGPIO_PPDSDR_FEC0H	(MCF_IPSBAR + 0x100042)
#define MCFGPIO_PPDSDR_FEC0L	(MCF_IPSBAR + 0x100043)
#define MCFGPIO_PPDSDR_FECI2C	(MCF_IPSBAR + 0x100044)
#define MCFGPIO_PPDSDR_QSPI	(MCF_IPSBAR + 0x100045)
#define MCFGPIO_PPDSDR_SDRAM	(MCF_IPSBAR + 0x100046)
#define MCFGPIO_PPDSDR_TIMERH	(MCF_IPSBAR + 0x100047)
#define MCFGPIO_PPDSDR_TIMERL	(MCF_IPSBAR + 0x100048)
#define MCFGPIO_PPDSDR_UARTL	(MCF_IPSBAR + 0x100049)
#define MCFGPIO_PPDSDR_FEC1H	(MCF_IPSBAR + 0x10004A)
#define MCFGPIO_PPDSDR_FEC1L	(MCF_IPSBAR + 0x10004B)
#define MCFGPIO_PPDSDR_BS	(MCF_IPSBAR + 0x10004C)
#define MCFGPIO_PPDSDR_IRQ	(MCF_IPSBAR + 0x10004D)
#define MCFGPIO_PPDSDR_USBH	(MCF_IPSBAR + 0x10004E)
#define MCFGPIO_PPDSDR_USBL	(MCF_IPSBAR + 0x10004F)
#define MCFGPIO_PPDSDR_UARTH	(MCF_IPSBAR + 0x100050)

#define MCFGPIO_PCLRR_BUSCTL	(MCF_IPSBAR + 0x100058)
#define MCFGPIO_PCLRR_ADDR	(MCF_IPSBAR + 0x100059)
#define MCFGPIO_PCLRR_CS	(MCF_IPSBAR + 0x10005C)
#define MCFGPIO_PCLRR_FEC0H	(MCF_IPSBAR + 0x10005E)
#define MCFGPIO_PCLRR_FEC0L	(MCF_IPSBAR + 0x10005F)
#define MCFGPIO_PCLRR_FECI2C	(MCF_IPSBAR + 0x100060)
#define MCFGPIO_PCLRR_QSPI	(MCF_IPSBAR + 0x100061)
#define MCFGPIO_PCLRR_SDRAM	(MCF_IPSBAR + 0x100062)
#define MCFGPIO_PCLRR_TIMERH	(MCF_IPSBAR + 0x100063)
#define MCFGPIO_PCLRR_TIMERL	(MCF_IPSBAR + 0x100064)
#define MCFGPIO_PCLRR_UARTL	(MCF_IPSBAR + 0x100065)
#define MCFGPIO_PCLRR_FEC1H	(MCF_IPSBAR + 0x100066)
#define MCFGPIO_PCLRR_FEC1L	(MCF_IPSBAR + 0x100067)
#define MCFGPIO_PCLRR_BS	(MCF_IPSBAR + 0x100068)
#define MCFGPIO_PCLRR_IRQ	(MCF_IPSBAR + 0x100069)
#define MCFGPIO_PCLRR_USBH	(MCF_IPSBAR + 0x10006A)
#define MCFGPIO_PCLRR_USBL	(MCF_IPSBAR + 0x10006B)
#define MCFGPIO_PCLRR_UARTH	(MCF_IPSBAR + 0x10006C)


/*
 * Generic GPIO support
 */
#define MCFGPIO_PODR			MCFGPIO_PODR_BUSCTL
#define MCFGPIO_PDDR			MCFGPIO_PDDR_BUSCTL
#define MCFGPIO_PPDR			MCFGPIO_PPDSDR_BUSCTL
#define MCFGPIO_SETR			MCFGPIO_PPDSDR_BUSCTL
#define MCFGPIO_CLRR			MCFGPIO_PCLRR_BUSCTL

#define MCFGPIO_PIN_MAX			148
#define MCFGPIO_IRQ_MAX			8
#define MCFGPIO_IRQ_VECBASE		MCFINT_VECBASE

#define MCFGPIO_PAR_QSPI	(MCF_IPSBAR + 0x10007E)
#endif

/*
 * PIT timer base addresses.
 */
#define	MCFPIT_BASE1		(MCF_IPSBAR + 0x150000)
#define	MCFPIT_BASE2		(MCF_IPSBAR + 0x160000)
#define	MCFPIT_BASE3		(MCF_IPSBAR + 0x170000)
#define	MCFPIT_BASE4		(MCF_IPSBAR + 0x180000)

/*
 * EPort
 */
#define MCFEPORT_EPPAR		(MCF_IPSBAR + 0x130000)
#define MCFEPORT_EPDDR		(MCF_IPSBAR + 0x130002)
#define MCFEPORT_EPIER		(MCF_IPSBAR + 0x130003)
#define MCFEPORT_EPDR		(MCF_IPSBAR + 0x130004)
#define MCFEPORT_EPPDR		(MCF_IPSBAR + 0x130005)
#define MCFEPORT_EPFR		(MCF_IPSBAR + 0x130006)

/*
 *	GPIO pins setups to enable the UARTs.
 */
#ifdef CONFIG_M5271
#define MCF_GPIO_PAR_UART	0x100048	/* PAR UART address */
#define UART0_ENABLE_MASK	0x000f
#define UART1_ENABLE_MASK	0x0ff0
#define UART2_ENABLE_MASK	0x3000
#endif
#ifdef CONFIG_M5275
#define MCF_GPIO_PAR_UART	0x10007c	/* PAR UART address */
#define UART0_ENABLE_MASK	0x000f
#define UART1_ENABLE_MASK	0x00f0
#define UART2_ENABLE_MASK	0x3f00 
#endif

/*
 *  Reset Control Unit (relative to IPSBAR).
 */
#define	MCF_RCR			0x110000
#define	MCF_RSR			0x110001

#define	MCF_RCR_SWRESET		0x80		/* Software reset bit */
#define	MCF_RCR_FRCSTOUT	0x40		/* Force external reset */

/****************************************************************************/
#endif	/* m527xsim_h */
Commit	Line	Data
1da177e4 LT	1	/****************************************************************************/
	2
	3	/*
	4	* m527xsim.h -- ColdFire 5270/5271 System Integration Module support.
	5	*
	6	* (C) Copyright 2004, Greg Ungerer (gerg@snapgear.com)
	7	*/
	8
	9	/****************************************************************************/
	10	#ifndef m527xsim_h
	11	#define m527xsim_h
	12	/****************************************************************************/
	13
733f31b7 GU	14	#define CPU_NAME "COLDFIRE(m527x)"
733f31b7 GU	15	#define CPU_INSTR_PER_JIFFY 3
ce3de78a	16	#define MCF_BUSCLK (MCF_CLK / 2)
7fc82b65	17
a12cf0a8	18	#include <asm/m52xxacr.h>
1da177e4 LT	19
	20	/*
	21	* Define the 5270/5271 SIM register set addresses.
	22	*/
254eef74 GU	23	#define MCFICM_INTC0 (MCF_IPSBAR + 0x0c00) /* Base for Interrupt Ctrl 0 */
	24	#define MCFICM_INTC1 (MCF_IPSBAR + 0x0d00) /* Base for Interrupt Ctrl 1 */
	25
1da177e4 LT	26	#define MCFINTC_IPRH 0x00 /* Interrupt pending 32-63 */
	27	#define MCFINTC_IPRL 0x04 /* Interrupt pending 1-31 */
	28	#define MCFINTC_IMRH 0x08 /* Interrupt mask 32-63 */
	29	#define MCFINTC_IMRL 0x0c /* Interrupt mask 1-31 */
	30	#define MCFINTC_INTFRCH 0x10 /* Interrupt force 32-63 */
	31	#define MCFINTC_INTFRCL 0x14 /* Interrupt force 1-31 */
	32	#define MCFINTC_IRLR 0x18 /* */
	33	#define MCFINTC_IACKL 0x19 /* */
	34	#define MCFINTC_ICR0 0x40 /* Base ICR register */
	35
	36	#define MCFINT_VECBASE 64 /* Vector base number */
	37	#define MCFINT_UART0 13 /* Interrupt number for UART0 */
	38	#define MCFINT_UART1 14 /* Interrupt number for UART1 */
	39	#define MCFINT_UART2 15 /* Interrupt number for UART2 */
91d60417	40	#define MCFINT_QSPI 18 /* Interrupt number for QSPI */
308bfc12 GU	41	#define MCFINT_FECRX0 23 /* Interrupt number for FEC0 */
	42	#define MCFINT_FECTX0 27 /* Interrupt number for FEC0 */
	43	#define MCFINT_FECENTC0 29 /* Interrupt number for FEC0 */
1da177e4 LT	44	#define MCFINT_PIT1 36 /* Interrupt number for PIT1 */
1da177e4 LT	45
308bfc12 GU	46	#define MCFINT2_VECBASE 128 /* Vector base number 2 */
	47	#define MCFINT2_FECRX1 23 /* Interrupt number for FEC1 */
	48	#define MCFINT2_FECTX1 27 /* Interrupt number for FEC1 */
	49	#define MCFINT2_FECENTC1 29 /* Interrupt number for FEC1 */
	50
20e681fd GU	51	#define MCF_IRQ_UART0 (MCFINT_VECBASE + MCFINT_UART0)
	52	#define MCF_IRQ_UART1 (MCFINT_VECBASE + MCFINT_UART1)
	53	#define MCF_IRQ_UART2 (MCFINT_VECBASE + MCFINT_UART2)
	54
308bfc12 GU	55	#define MCF_IRQ_FECRX0 (MCFINT_VECBASE + MCFINT_FECRX0)
	56	#define MCF_IRQ_FECTX0 (MCFINT_VECBASE + MCFINT_FECTX0)
	57	#define MCF_IRQ_FECENTC0 (MCFINT_VECBASE + MCFINT_FECENTC0)
	58	#define MCF_IRQ_FECRX1 (MCFINT2_VECBASE + MCFINT2_FECRX1)
	59	#define MCF_IRQ_FECTX1 (MCFINT2_VECBASE + MCFINT2_FECTX1)
	60	#define MCF_IRQ_FECENTC1 (MCFINT2_VECBASE + MCFINT2_FECENTC1)
	61
6c84a60e GU	62	#define MCF_IRQ_QSPI (MCFINT_VECBASE + MCFINT_QSPI)
6c84a60e GU	63
1da177e4 LT	64	/*
	65	* SDRAM configuration registers.
	66	*/
d871629b	67	#ifdef CONFIG_M5271
6a92e198 GU	68	#define MCFSIM_DCR (MCF_IPSBAR + 0x40) /* Control */
	69	#define MCFSIM_DACR0 (MCF_IPSBAR + 0x48) /* Base address 0 */
	70	#define MCFSIM_DMR0 (MCF_IPSBAR + 0x4c) /* Address mask 0 */
	71	#define MCFSIM_DACR1 (MCF_IPSBAR + 0x50) /* Base address 1 */
	72	#define MCFSIM_DMR1 (MCF_IPSBAR + 0x54) /* Address mask 1 */
d871629b GU	73	#endif
d871629b GU	74	#ifdef CONFIG_M5275
6a92e198 GU	75	#define MCFSIM_DMR (MCF_IPSBAR + 0x40) /* Mode */
	76	#define MCFSIM_DCR (MCF_IPSBAR + 0x44) /* Control */
	77	#define MCFSIM_DCFG1 (MCF_IPSBAR + 0x48) /* Configuration 1 */
	78	#define MCFSIM_DCFG2 (MCF_IPSBAR + 0x4c) /* Configuration 2 */
	79	#define MCFSIM_DBAR0 (MCF_IPSBAR + 0x50) /* Base address 0 */
	80	#define MCFSIM_DMR0 (MCF_IPSBAR + 0x54) /* Address mask 0 */
	81	#define MCFSIM_DBAR1 (MCF_IPSBAR + 0x58) /* Base address 1 */
	82	#define MCFSIM_DMR1 (MCF_IPSBAR + 0x5c) /* Address mask 1 */
1da177e4 LT	83	#endif
1da177e4 LT	84
babc08b7 GU	85	/*
	86	* DMA unit base addresses.
	87	*/
	88	#define MCFDMA_BASE0 (MCF_IPSBAR + 0x100)
	89	#define MCFDMA_BASE1 (MCF_IPSBAR + 0x140)
	90	#define MCFDMA_BASE2 (MCF_IPSBAR + 0x180)
	91	#define MCFDMA_BASE3 (MCF_IPSBAR + 0x1C0)
	92
57015421 GU	93	/*
	94	* UART module.
	95	*/
20e681fd GU	96	#define MCFUART_BASE0 (MCF_IPSBAR + 0x200)
	97	#define MCFUART_BASE1 (MCF_IPSBAR + 0x240)
	98	#define MCFUART_BASE2 (MCF_IPSBAR + 0x280)
9a6b0c73 GU	99
	100	/*
	101	* FEC ethernet module.
	102	*/
	103	#define MCFFEC_BASE0 (MCF_IPSBAR + 0x1000)
	104	#define MCFFEC_SIZE0 0x800
	105	#define MCFFEC_BASE1 (MCF_IPSBAR + 0x1800)
	106	#define MCFFEC_SIZE1 0x800
f1554da3	107
6c84a60e GU	108	/*
	109	* QSPI module.
	110	*/
	111	#define MCFQSPI_BASE (MCF_IPSBAR + 0x340)
	112	#define MCFQSPI_SIZE 0x40
	113
	114	#ifdef CONFIG_M5271
	115	#define MCFQSPI_CS0 91
	116	#define MCFQSPI_CS1 92
	117	#define MCFQSPI_CS2 99
	118	#define MCFQSPI_CS3 103
	119	#endif
	120	#ifdef CONFIG_M5275
	121	#define MCFQSPI_CS0 59
	122	#define MCFQSPI_CS1 60
	123	#define MCFQSPI_CS2 61
	124	#define MCFQSPI_CS3 62
	125	#endif
	126
	127	/*
	128	* GPIO module.
	129	*/
f1554da3	130	#ifdef CONFIG_M5271
	131	#define MCFGPIO_PODR_ADDR (MCF_IPSBAR + 0x100000)
	132	#define MCFGPIO_PODR_DATAH (MCF_IPSBAR + 0x100001)
	133	#define MCFGPIO_PODR_DATAL (MCF_IPSBAR + 0x100002)
	134	#define MCFGPIO_PODR_BUSCTL (MCF_IPSBAR + 0x100003)
	135	#define MCFGPIO_PODR_BS (MCF_IPSBAR + 0x100004)
	136	#define MCFGPIO_PODR_CS (MCF_IPSBAR + 0x100005)
	137	#define MCFGPIO_PODR_SDRAM (MCF_IPSBAR + 0x100006)
	138	#define MCFGPIO_PODR_FECI2C (MCF_IPSBAR + 0x100007)
	139	#define MCFGPIO_PODR_UARTH (MCF_IPSBAR + 0x100008)
	140	#define MCFGPIO_PODR_UARTL (MCF_IPSBAR + 0x100009)
	141	#define MCFGPIO_PODR_QSPI (MCF_IPSBAR + 0x10000A)
	142	#define MCFGPIO_PODR_TIMER (MCF_IPSBAR + 0x10000B)
	143
	144	#define MCFGPIO_PDDR_ADDR (MCF_IPSBAR + 0x100010)
	145	#define MCFGPIO_PDDR_DATAH (MCF_IPSBAR + 0x100011)
	146	#define MCFGPIO_PDDR_DATAL (MCF_IPSBAR + 0x100012)
	147	#define MCFGPIO_PDDR_BUSCTL (MCF_IPSBAR + 0x100013)
	148	#define MCFGPIO_PDDR_BS (MCF_IPSBAR + 0x100014)
	149	#define MCFGPIO_PDDR_CS (MCF_IPSBAR + 0x100015)
	150	#define MCFGPIO_PDDR_SDRAM (MCF_IPSBAR + 0x100016)
	151	#define MCFGPIO_PDDR_FECI2C (MCF_IPSBAR + 0x100017)
	152	#define MCFGPIO_PDDR_UARTH (MCF_IPSBAR + 0x100018)
	153	#define MCFGPIO_PDDR_UARTL (MCF_IPSBAR + 0x100019)
	154	#define MCFGPIO_PDDR_QSPI (MCF_IPSBAR + 0x10001A)
	155	#define MCFGPIO_PDDR_TIMER (MCF_IPSBAR + 0x10001B)
	156
	157	#define MCFGPIO_PPDSDR_ADDR (MCF_IPSBAR + 0x100020)
	158	#define MCFGPIO_PPDSDR_DATAH (MCF_IPSBAR + 0x100021)
	159	#define MCFGPIO_PPDSDR_DATAL (MCF_IPSBAR + 0x100022)
	160	#define MCFGPIO_PPDSDR_BUSCTL (MCF_IPSBAR + 0x100023)
	161	#define MCFGPIO_PPDSDR_BS (MCF_IPSBAR + 0x100024)
	162	#define MCFGPIO_PPDSDR_CS (MCF_IPSBAR + 0x100025)
	163	#define MCFGPIO_PPDSDR_SDRAM (MCF_IPSBAR + 0x100026)
	164	#define MCFGPIO_PPDSDR_FECI2C (MCF_IPSBAR + 0x100027)
	165	#define MCFGPIO_PPDSDR_UARTH (MCF_IPSBAR + 0x100028)
	166	#define MCFGPIO_PPDSDR_UARTL (MCF_IPSBAR + 0x100029)
	167	#define MCFGPIO_PPDSDR_QSPI (MCF_IPSBAR + 0x10002A)
	168	#define MCFGPIO_PPDSDR_TIMER (MCF_IPSBAR + 0x10002B)
	169
	170	#define MCFGPIO_PCLRR_ADDR (MCF_IPSBAR + 0x100030)
	171	#define MCFGPIO_PCLRR_DATAH (MCF_IPSBAR + 0x100031)
	172	#define MCFGPIO_PCLRR_DATAL (MCF_IPSBAR + 0x100032)
	173	#define MCFGPIO_PCLRR_BUSCTL (MCF_IPSBAR + 0x100033)
	174	#define MCFGPIO_PCLRR_BS (MCF_IPSBAR + 0x100034)
	175	#define MCFGPIO_PCLRR_CS (MCF_IPSBAR + 0x100035)
	176	#define MCFGPIO_PCLRR_SDRAM (MCF_IPSBAR + 0x100036)
	177	#define MCFGPIO_PCLRR_FECI2C (MCF_IPSBAR + 0x100037)
	178	#define MCFGPIO_PCLRR_UARTH (MCF_IPSBAR + 0x100038)
	179	#define MCFGPIO_PCLRR_UARTL (MCF_IPSBAR + 0x100039)
	180	#define MCFGPIO_PCLRR_QSPI (MCF_IPSBAR + 0x10003A)
	181	#define MCFGPIO_PCLRR_TIMER (MCF_IPSBAR + 0x10003B)
	182
	183	/*
	184	* Generic GPIO support
	185	*/
	186	#define MCFGPIO_PODR MCFGPIO_PODR_ADDR
	187	#define MCFGPIO_PDDR MCFGPIO_PDDR_ADDR
	188	#define MCFGPIO_PPDR MCFGPIO_PPDSDR_ADDR
	189	#define MCFGPIO_SETR MCFGPIO_PPDSDR_ADDR
	190	#define MCFGPIO_CLRR MCFGPIO_PCLRR_ADDR
	191
	192	#define MCFGPIO_PIN_MAX 100
	193	#define MCFGPIO_IRQ_MAX 8
194	#define MCFGPIO_IRQ_VECBASE MCFINT_VECBASE
91d60417 SK	195
	196	#define MCFGPIO_PAR_QSPI (MCF_IPSBAR + 0x10004A)
	197	#define MCFGPIO_PAR_TIMER (MCF_IPSBAR + 0x10004C)
f1554da3	198	#endif
	199
	200	#ifdef CONFIG_M5275
	201	#define MCFGPIO_PODR_BUSCTL (MCF_IPSBAR + 0x100004)
	202	#define MCFGPIO_PODR_ADDR (MCF_IPSBAR + 0x100005)
	203	#define MCFGPIO_PODR_CS (MCF_IPSBAR + 0x100008)
	204	#define MCFGPIO_PODR_FEC0H (MCF_IPSBAR + 0x10000A)
	205	#define MCFGPIO_PODR_FEC0L (MCF_IPSBAR + 0x10000B)
	206	#define MCFGPIO_PODR_FECI2C (MCF_IPSBAR + 0x10000C)
	207	#define MCFGPIO_PODR_QSPI (MCF_IPSBAR + 0x10000D)
	208	#define MCFGPIO_PODR_SDRAM (MCF_IPSBAR + 0x10000E)
	209	#define MCFGPIO_PODR_TIMERH (MCF_IPSBAR + 0x10000F)
	210	#define MCFGPIO_PODR_TIMERL (MCF_IPSBAR + 0x100010)
	211	#define MCFGPIO_PODR_UARTL (MCF_IPSBAR + 0x100011)
	212	#define MCFGPIO_PODR_FEC1H (MCF_IPSBAR + 0x100012)
	213	#define MCFGPIO_PODR_FEC1L (MCF_IPSBAR + 0x100013)
	214	#define MCFGPIO_PODR_BS (MCF_IPSBAR + 0x100014)
	215	#define MCFGPIO_PODR_IRQ (MCF_IPSBAR + 0x100015)
	216	#define MCFGPIO_PODR_USBH (MCF_IPSBAR + 0x100016)
	217	#define MCFGPIO_PODR_USBL (MCF_IPSBAR + 0x100017)
	218	#define MCFGPIO_PODR_UARTH (MCF_IPSBAR + 0x100018)
	219
	220	#define MCFGPIO_PDDR_BUSCTL (MCF_IPSBAR + 0x100020)
	221	#define MCFGPIO_PDDR_ADDR (MCF_IPSBAR + 0x100021)
	222	#define MCFGPIO_PDDR_CS (MCF_IPSBAR + 0x100024)
	223	#define MCFGPIO_PDDR_FEC0H (MCF_IPSBAR + 0x100026)
	224	#define MCFGPIO_PDDR_FEC0L (MCF_IPSBAR + 0x100027)
	225	#define MCFGPIO_PDDR_FECI2C (MCF_IPSBAR + 0x100028)
	226	#define MCFGPIO_PDDR_QSPI (MCF_IPSBAR + 0x100029)
	227	#define MCFGPIO_PDDR_SDRAM (MCF_IPSBAR + 0x10002A)
	228	#define MCFGPIO_PDDR_TIMERH (MCF_IPSBAR + 0x10002B)
	229	#define MCFGPIO_PDDR_TIMERL (MCF_IPSBAR + 0x10002C)
	230	#define MCFGPIO_PDDR_UARTL (MCF_IPSBAR + 0x10002D)
	231	#define MCFGPIO_PDDR_FEC1H (MCF_IPSBAR + 0x10002E)
	232	#define MCFGPIO_PDDR_FEC1L (MCF_IPSBAR + 0x10002F)
	233	#define MCFGPIO_PDDR_BS (MCF_IPSBAR + 0x100030)
	234	#define MCFGPIO_PDDR_IRQ (MCF_IPSBAR + 0x100031)
	235	#define MCFGPIO_PDDR_USBH (MCF_IPSBAR + 0x100032)
	236	#define MCFGPIO_PDDR_USBL (MCF_IPSBAR + 0x100033)
	237	#define MCFGPIO_PDDR_UARTH (MCF_IPSBAR + 0x100034)
	238
	239	#define MCFGPIO_PPDSDR_BUSCTL (MCF_IPSBAR + 0x10003C)
	240	#define MCFGPIO_PPDSDR_ADDR (MCF_IPSBAR + 0x10003D)
	241	#define MCFGPIO_PPDSDR_CS (MCF_IPSBAR + 0x100040)
	242	#define MCFGPIO_PPDSDR_FEC0H (MCF_IPSBAR + 0x100042)
	243	#define MCFGPIO_PPDSDR_FEC0L (MCF_IPSBAR + 0x100043)
	244	#define MCFGPIO_PPDSDR_FECI2C (MCF_IPSBAR + 0x100044)
	245	#define MCFGPIO_PPDSDR_QSPI (MCF_IPSBAR + 0x100045)
	246	#define MCFGPIO_PPDSDR_SDRAM (MCF_IPSBAR + 0x100046)
	247	#define MCFGPIO_PPDSDR_TIMERH (MCF_IPSBAR + 0x100047)
	248	#define MCFGPIO_PPDSDR_TIMERL (MCF_IPSBAR + 0x100048)
	249	#define MCFGPIO_PPDSDR_UARTL (MCF_IPSBAR + 0x100049)
	250	#define MCFGPIO_PPDSDR_FEC1H (MCF_IPSBAR + 0x10004A)
	251	#define MCFGPIO_PPDSDR_FEC1L (MCF_IPSBAR + 0x10004B)
	252	#define MCFGPIO_PPDSDR_BS (MCF_IPSBAR + 0x10004C)
	253	#define MCFGPIO_PPDSDR_IRQ (MCF_IPSBAR + 0x10004D)
	254	#define MCFGPIO_PPDSDR_USBH (MCF_IPSBAR + 0x10004E)
	255	#define MCFGPIO_PPDSDR_USBL (MCF_IPSBAR + 0x10004F)
	256	#define MCFGPIO_PPDSDR_UARTH (MCF_IPSBAR + 0x100050)
	257
	258	#define MCFGPIO_PCLRR_BUSCTL (MCF_IPSBAR + 0x100058)
	259	#define MCFGPIO_PCLRR_ADDR (MCF_IPSBAR + 0x100059)
	260	#define MCFGPIO_PCLRR_CS (MCF_IPSBAR + 0x10005C)
	261	#define MCFGPIO_PCLRR_FEC0H (MCF_IPSBAR + 0x10005E)
262	#define MCFGPIO_PCLRR_FEC0L (MCF_IPSBAR + 0x10005F)
263	#define MCFGPIO_PCLRR_FECI2C (MCF_IPSBAR + 0x100060)
264	#define MCFGPIO_PCLRR_QSPI (MCF_IPSBAR + 0x100061)
265	#define MCFGPIO_PCLRR_SDRAM (MCF_IPSBAR + 0x100062)
266	#define MCFGPIO_PCLRR_TIMERH (MCF_IPSBAR + 0x100063)
267	#define MCFGPIO_PCLRR_TIMERL (MCF_IPSBAR + 0x100064)
268	#define MCFGPIO_PCLRR_UARTL (MCF_IPSBAR + 0x100065)
269	#define MCFGPIO_PCLRR_FEC1H (MCF_IPSBAR + 0x100066)
270	#define MCFGPIO_PCLRR_FEC1L (MCF_IPSBAR + 0x100067)
271	#define MCFGPIO_PCLRR_BS (MCF_IPSBAR + 0x100068)
272	#define MCFGPIO_PCLRR_IRQ (MCF_IPSBAR + 0x100069)
273	#define MCFGPIO_PCLRR_USBH (MCF_IPSBAR + 0x10006A)
274	#define MCFGPIO_PCLRR_USBL (MCF_IPSBAR + 0x10006B)
275	#define MCFGPIO_PCLRR_UARTH (MCF_IPSBAR + 0x10006C)
276
277
278	/*
279	* Generic GPIO support
280	*/
281	#define MCFGPIO_PODR MCFGPIO_PODR_BUSCTL
282	#define MCFGPIO_PDDR MCFGPIO_PDDR_BUSCTL
283	#define MCFGPIO_PPDR MCFGPIO_PPDSDR_BUSCTL
284	#define MCFGPIO_SETR MCFGPIO_PPDSDR_BUSCTL
285	#define MCFGPIO_CLRR MCFGPIO_PCLRR_BUSCTL
286
287	#define MCFGPIO_PIN_MAX 148
288	#define MCFGPIO_IRQ_MAX 8
289	#define MCFGPIO_IRQ_VECBASE MCFINT_VECBASE
91d60417 SK	290
91d60417 SK	291	#define MCFGPIO_PAR_QSPI (MCF_IPSBAR + 0x10007E)
f1554da3	292	#endif
	293
	294	/*
f317c71a	295	* PIT timer base addresses.
f1554da3	296	*/
f317c71a GU	297	#define MCFPIT_BASE1 (MCF_IPSBAR + 0x150000)
	298	#define MCFPIT_BASE2 (MCF_IPSBAR + 0x160000)
	299	#define MCFPIT_BASE3 (MCF_IPSBAR + 0x170000)
	300	#define MCFPIT_BASE4 (MCF_IPSBAR + 0x180000)
f1554da3	301
f317c71a GU	302	/*
	303	* EPort
	304	*/
57b48143	305	#define MCFEPORT_EPPAR (MCF_IPSBAR + 0x130000)
f1554da3	306	#define MCFEPORT_EPDDR (MCF_IPSBAR + 0x130002)
57b48143	307	#define MCFEPORT_EPIER (MCF_IPSBAR + 0x130003)
f1554da3	308	#define MCFEPORT_EPDR (MCF_IPSBAR + 0x130004)
f1554da3	309	#define MCFEPORT_EPPDR (MCF_IPSBAR + 0x130005)
57b48143	310	#define MCFEPORT_EPFR (MCF_IPSBAR + 0x130006)
f1554da3	311
d871629b GU	312	/*
	313	* GPIO pins setups to enable the UARTs.
	314	*/
	315	#ifdef CONFIG_M5271
	316	#define MCF_GPIO_PAR_UART 0x100048 /* PAR UART address */
	317	#define UART0_ENABLE_MASK 0x000f
	318	#define UART1_ENABLE_MASK 0x0ff0
	319	#define UART2_ENABLE_MASK 0x3000
	320	#endif
	321	#ifdef CONFIG_M5275
	322	#define MCF_GPIO_PAR_UART 0x10007c /* PAR UART address */
	323	#define UART0_ENABLE_MASK 0x000f
	324	#define UART1_ENABLE_MASK 0x00f0
	325	#define UART2_ENABLE_MASK 0x3f00
	326	#endif
	327
4c0b008d	328	/*
25985edc	329	* Reset Control Unit (relative to IPSBAR).
4c0b008d GU	330	*/
	331	#define MCF_RCR 0x110000
	332	#define MCF_RSR 0x110001
	333
	334	#define MCF_RCR_SWRESET 0x80 /* Software reset bit */
	335	#define MCF_RCR_FRCSTOUT 0x40 /* Force external reset */
	336
1da177e4 LT	337	/****************************************************************************/
1da177e4 LT	338	#endif /* m527xsim_h */