projects / deliverable / linux.git / blame
| Commit | Line | Data |
|---|---|---|
| 3d396eb1 | 1 | /* |
| 5d242f1c | 2 | * Copyright (C) 2003 - 2009 NetXen, Inc. |
| 3d396eb1 | 3 | * All rights reserved. |
| 80922fbc | 4 | * |
| 3d396eb1 AK |
5 | * This program is free software; you can redistribute it and/or |
| 6 | * modify it under the terms of the GNU General Public License | |
| 7 | * as published by the Free Software Foundation; either version 2 | |
| 8 | * of the License, or (at your option) any later version. | |
| cb8011ad | 9 | * |
| 3d396eb1 AK |
10 | * This program is distributed in the hope that it will be useful, but |
| 11 | * WITHOUT ANY WARRANTY; without even the implied warranty of | |
| 12 | * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. See the | |
| 13 | * GNU General Public License for more details. | |
| cb8011ad | 14 | * |
| 3d396eb1 AK |
15 | * You should have received a copy of the GNU General Public License |
| 16 | * along with this program; if not, write to the Free Software | |
| 17 | * Foundation, Inc., 59 Temple Place - Suite 330, Boston, | |
| 18 | * MA 02111-1307, USA. | |
| 80922fbc | 19 | * |
| 3d396eb1 AK |
20 | * The full GNU General Public License is included in this distribution |
| 21 | * in the file called LICENSE. | |
| 80922fbc | 22 | * |
| 3d396eb1 AK |
23 | * Contact Information: |
| 24 | * info@netxen.com | |
| 5d242f1c DP |
25 | * NetXen Inc, |
| 26 | * 18922 Forge Drive | |
| 27 | * Cupertino, CA 95014-0701 | |
| 28 | * | |
| 3d396eb1 AK |
29 | */ |
| 30 | ||
| 31 | #ifndef __NETXEN_NIC_HDR_H_ | |
| 32 | #define __NETXEN_NIC_HDR_H_ | |
| 33 | ||
| 3d396eb1 | 34 | #include <linux/kernel.h> |
| 3d396eb1 | 35 | #include <linux/types.h> |
| 3d396eb1 AK |
36 | |
| 37 | /* | |
| 38 | * The basic unit of access when reading/writing control registers. | |
| 39 | */ | |
| 40 | ||
| 41 | typedef __le32 netxen_crbword_t; /* single word in CRB space */ | |
| 42 | ||
| 43 | enum { | |
| 44 | NETXEN_HW_H0_CH_HUB_ADR = 0x05, | |
| 45 | NETXEN_HW_H1_CH_HUB_ADR = 0x0E, | |
| 46 | NETXEN_HW_H2_CH_HUB_ADR = 0x03, | |
| 47 | NETXEN_HW_H3_CH_HUB_ADR = 0x01, | |
| 48 | NETXEN_HW_H4_CH_HUB_ADR = 0x06, | |
| 49 | NETXEN_HW_H5_CH_HUB_ADR = 0x07, | |
| 50 | NETXEN_HW_H6_CH_HUB_ADR = 0x08 | |
| 51 | }; | |
| 52 | ||
| 53 | /* Hub 0 */ | |
| 54 | enum { | |
| 55 | NETXEN_HW_MN_CRB_AGT_ADR = 0x15, | |
| 56 | NETXEN_HW_MS_CRB_AGT_ADR = 0x25 | |
| 57 | }; | |
| 58 | ||
| 59 | /* Hub 1 */ | |
| 60 | enum { | |
| 61 | NETXEN_HW_PS_CRB_AGT_ADR = 0x73, | |
| 62 | NETXEN_HW_SS_CRB_AGT_ADR = 0x20, | |
| 63 | NETXEN_HW_RPMX3_CRB_AGT_ADR = 0x0b, | |
| 64 | NETXEN_HW_QMS_CRB_AGT_ADR = 0x00, | |
| 65 | NETXEN_HW_SQGS0_CRB_AGT_ADR = 0x01, | |
| 66 | NETXEN_HW_SQGS1_CRB_AGT_ADR = 0x02, | |
| 67 | NETXEN_HW_SQGS2_CRB_AGT_ADR = 0x03, | |
| 68 | NETXEN_HW_SQGS3_CRB_AGT_ADR = 0x04, | |
| 69 | NETXEN_HW_C2C0_CRB_AGT_ADR = 0x58, | |
| 70 | NETXEN_HW_C2C1_CRB_AGT_ADR = 0x59, | |
| 71 | NETXEN_HW_C2C2_CRB_AGT_ADR = 0x5a, | |
| 72 | NETXEN_HW_RPMX2_CRB_AGT_ADR = 0x0a, | |
| 73 | NETXEN_HW_RPMX4_CRB_AGT_ADR = 0x0c, | |
| 74 | NETXEN_HW_RPMX7_CRB_AGT_ADR = 0x0f, | |
| 75 | NETXEN_HW_RPMX9_CRB_AGT_ADR = 0x12, | |
| 76 | NETXEN_HW_SMB_CRB_AGT_ADR = 0x18 | |
| 77 | }; | |
| 78 | ||
| 79 | /* Hub 2 */ | |
| 80 | enum { | |
| 81 | NETXEN_HW_NIU_CRB_AGT_ADR = 0x31, | |
| 82 | NETXEN_HW_I2C0_CRB_AGT_ADR = 0x19, | |
| 83 | NETXEN_HW_I2C1_CRB_AGT_ADR = 0x29, | |
| 84 | ||
| 85 | NETXEN_HW_SN_CRB_AGT_ADR = 0x10, | |
| 86 | NETXEN_HW_I2Q_CRB_AGT_ADR = 0x20, | |
| 87 | NETXEN_HW_LPC_CRB_AGT_ADR = 0x22, | |
| 88 | NETXEN_HW_ROMUSB_CRB_AGT_ADR = 0x21, | |
| 89 | NETXEN_HW_QM_CRB_AGT_ADR = 0x66, | |
| 90 | NETXEN_HW_SQG0_CRB_AGT_ADR = 0x60, | |
| 91 | NETXEN_HW_SQG1_CRB_AGT_ADR = 0x61, | |
| 92 | NETXEN_HW_SQG2_CRB_AGT_ADR = 0x62, | |
| 93 | NETXEN_HW_SQG3_CRB_AGT_ADR = 0x63, | |
| 94 | NETXEN_HW_RPMX1_CRB_AGT_ADR = 0x09, | |
| 95 | NETXEN_HW_RPMX5_CRB_AGT_ADR = 0x0d, | |
| 96 | NETXEN_HW_RPMX6_CRB_AGT_ADR = 0x0e, | |
| 97 | NETXEN_HW_RPMX8_CRB_AGT_ADR = 0x11 | |
| 98 | }; | |
| 99 | ||
| 100 | /* Hub 3 */ | |
| 101 | enum { | |
| 102 | NETXEN_HW_PH_CRB_AGT_ADR = 0x1A, | |
| 103 | NETXEN_HW_SRE_CRB_AGT_ADR = 0x50, | |
| 104 | NETXEN_HW_EG_CRB_AGT_ADR = 0x51, | |
| 105 | NETXEN_HW_RPMX0_CRB_AGT_ADR = 0x08 | |
| 106 | }; | |
| 107 | ||
| 108 | /* Hub 4 */ | |
| 109 | enum { | |
| 110 | NETXEN_HW_PEGN0_CRB_AGT_ADR = 0x40, | |
| 111 | NETXEN_HW_PEGN1_CRB_AGT_ADR, | |
| 112 | NETXEN_HW_PEGN2_CRB_AGT_ADR, | |
| 113 | NETXEN_HW_PEGN3_CRB_AGT_ADR, | |
| 114 | NETXEN_HW_PEGNI_CRB_AGT_ADR, | |
| 115 | NETXEN_HW_PEGND_CRB_AGT_ADR, | |
| 116 | NETXEN_HW_PEGNC_CRB_AGT_ADR, | |
| 117 | NETXEN_HW_PEGR0_CRB_AGT_ADR, | |
| 118 | NETXEN_HW_PEGR1_CRB_AGT_ADR, | |
| 119 | NETXEN_HW_PEGR2_CRB_AGT_ADR, | |
| e4c93c81 DP |
120 | NETXEN_HW_PEGR3_CRB_AGT_ADR, |
| 121 | NETXEN_HW_PEGN4_CRB_AGT_ADR | |
| 3d396eb1 AK |
122 | }; |
| 123 | ||
| 124 | /* Hub 5 */ | |
| 125 | enum { | |
| 126 | NETXEN_HW_PEGS0_CRB_AGT_ADR = 0x40, | |
| 127 | NETXEN_HW_PEGS1_CRB_AGT_ADR, | |
| 128 | NETXEN_HW_PEGS2_CRB_AGT_ADR, | |
| 129 | NETXEN_HW_PEGS3_CRB_AGT_ADR, | |
| 130 | NETXEN_HW_PEGSI_CRB_AGT_ADR, | |
| 131 | NETXEN_HW_PEGSD_CRB_AGT_ADR, | |
| 132 | NETXEN_HW_PEGSC_CRB_AGT_ADR | |
| 133 | }; | |
| 134 | ||
| 135 | /* Hub 6 */ | |
| 136 | enum { | |
| 137 | NETXEN_HW_CAS0_CRB_AGT_ADR = 0x46, | |
| 138 | NETXEN_HW_CAS1_CRB_AGT_ADR = 0x47, | |
| 139 | NETXEN_HW_CAS2_CRB_AGT_ADR = 0x48, | |
| 140 | NETXEN_HW_CAS3_CRB_AGT_ADR = 0x49, | |
| 141 | NETXEN_HW_NCM_CRB_AGT_ADR = 0x16, | |
| 142 | NETXEN_HW_TMR_CRB_AGT_ADR = 0x17, | |
| 143 | NETXEN_HW_XDMA_CRB_AGT_ADR = 0x05, | |
| 144 | NETXEN_HW_OCM0_CRB_AGT_ADR = 0x06, | |
| 145 | NETXEN_HW_OCM1_CRB_AGT_ADR = 0x07 | |
| 146 | }; | |
| 147 | ||
| 148 | /* Floaters - non existent modules */ | |
| 149 | #define NETXEN_HW_EFC_RPMX0_CRB_AGT_ADR 0x67 | |
| 150 | ||
| 151 | /* This field defines PCI/X adr [25:20] of agents on the CRB */ | |
| 152 | enum { | |
| 153 | NETXEN_HW_PX_MAP_CRB_PH = 0, | |
| 154 | NETXEN_HW_PX_MAP_CRB_PS, | |
| 155 | NETXEN_HW_PX_MAP_CRB_MN, | |
| 156 | NETXEN_HW_PX_MAP_CRB_MS, | |
| 157 | NETXEN_HW_PX_MAP_CRB_PGR1, | |
| 158 | NETXEN_HW_PX_MAP_CRB_SRE, | |
| 159 | NETXEN_HW_PX_MAP_CRB_NIU, | |
| 160 | NETXEN_HW_PX_MAP_CRB_QMN, | |
| 161 | NETXEN_HW_PX_MAP_CRB_SQN0, | |
| 162 | NETXEN_HW_PX_MAP_CRB_SQN1, | |
| 163 | NETXEN_HW_PX_MAP_CRB_SQN2, | |
| 164 | NETXEN_HW_PX_MAP_CRB_SQN3, | |
| 165 | NETXEN_HW_PX_MAP_CRB_QMS, | |
| 166 | NETXEN_HW_PX_MAP_CRB_SQS0, | |
| 167 | NETXEN_HW_PX_MAP_CRB_SQS1, | |
| 168 | NETXEN_HW_PX_MAP_CRB_SQS2, | |
| 169 | NETXEN_HW_PX_MAP_CRB_SQS3, | |
| 170 | NETXEN_HW_PX_MAP_CRB_PGN0, | |
| 171 | NETXEN_HW_PX_MAP_CRB_PGN1, | |
| 172 | NETXEN_HW_PX_MAP_CRB_PGN2, | |
| 173 | NETXEN_HW_PX_MAP_CRB_PGN3, | |
| 174 | NETXEN_HW_PX_MAP_CRB_PGND, | |
| 175 | NETXEN_HW_PX_MAP_CRB_PGNI, | |
| 176 | NETXEN_HW_PX_MAP_CRB_PGS0, | |
| 177 | NETXEN_HW_PX_MAP_CRB_PGS1, | |
| 178 | NETXEN_HW_PX_MAP_CRB_PGS2, | |
| 179 | NETXEN_HW_PX_MAP_CRB_PGS3, | |
| 180 | NETXEN_HW_PX_MAP_CRB_PGSD, | |
| 181 | NETXEN_HW_PX_MAP_CRB_PGSI, | |
| 182 | NETXEN_HW_PX_MAP_CRB_SN, | |
| 183 | NETXEN_HW_PX_MAP_CRB_PGR2, | |
| 184 | NETXEN_HW_PX_MAP_CRB_EG, | |
| 185 | NETXEN_HW_PX_MAP_CRB_PH2, | |
| 186 | NETXEN_HW_PX_MAP_CRB_PS2, | |
| 187 | NETXEN_HW_PX_MAP_CRB_CAM, | |
| 188 | NETXEN_HW_PX_MAP_CRB_CAS0, | |
| 189 | NETXEN_HW_PX_MAP_CRB_CAS1, | |
| 190 | NETXEN_HW_PX_MAP_CRB_CAS2, | |
| 191 | NETXEN_HW_PX_MAP_CRB_C2C0, | |
| 192 | NETXEN_HW_PX_MAP_CRB_C2C1, | |
| 193 | NETXEN_HW_PX_MAP_CRB_TIMR, | |
| 194 | NETXEN_HW_PX_MAP_CRB_PGR3, | |
| 195 | NETXEN_HW_PX_MAP_CRB_RPMX1, | |
| 196 | NETXEN_HW_PX_MAP_CRB_RPMX2, | |
| 197 | NETXEN_HW_PX_MAP_CRB_RPMX3, | |
| 198 | NETXEN_HW_PX_MAP_CRB_RPMX4, | |
| 199 | NETXEN_HW_PX_MAP_CRB_RPMX5, | |
| 200 | NETXEN_HW_PX_MAP_CRB_RPMX6, | |
| 201 | NETXEN_HW_PX_MAP_CRB_RPMX7, | |
| 202 | NETXEN_HW_PX_MAP_CRB_XDMA, | |
| 203 | NETXEN_HW_PX_MAP_CRB_I2Q, | |
| 204 | NETXEN_HW_PX_MAP_CRB_ROMUSB, | |
| 205 | NETXEN_HW_PX_MAP_CRB_CAS3, | |
| 206 | NETXEN_HW_PX_MAP_CRB_RPMX0, | |
| 207 | NETXEN_HW_PX_MAP_CRB_RPMX8, | |
| 208 | NETXEN_HW_PX_MAP_CRB_RPMX9, | |
| 209 | NETXEN_HW_PX_MAP_CRB_OCM0, | |
| 210 | NETXEN_HW_PX_MAP_CRB_OCM1, | |
| 211 | NETXEN_HW_PX_MAP_CRB_SMB, | |
| 212 | NETXEN_HW_PX_MAP_CRB_I2C0, | |
| 213 | NETXEN_HW_PX_MAP_CRB_I2C1, | |
| 214 | NETXEN_HW_PX_MAP_CRB_LPC, | |
| 215 | NETXEN_HW_PX_MAP_CRB_PGNC, | |
| 216 | NETXEN_HW_PX_MAP_CRB_PGR0 | |
| 217 | }; | |
| 218 | ||
| 219 | /* This field defines CRB adr [31:20] of the agents */ | |
| 220 | ||
| 221 | #define NETXEN_HW_CRB_HUB_AGT_ADR_MN \ | |
| 222 | ((NETXEN_HW_H0_CH_HUB_ADR << 7) | NETXEN_HW_MN_CRB_AGT_ADR) | |
| 223 | #define NETXEN_HW_CRB_HUB_AGT_ADR_PH \ | |
| 224 | ((NETXEN_HW_H0_CH_HUB_ADR << 7) | NETXEN_HW_PH_CRB_AGT_ADR) | |
| 225 | #define NETXEN_HW_CRB_HUB_AGT_ADR_MS \ | |
| 226 | ((NETXEN_HW_H0_CH_HUB_ADR << 7) | NETXEN_HW_MS_CRB_AGT_ADR) | |
| 227 | ||
| 228 | #define NETXEN_HW_CRB_HUB_AGT_ADR_PS \ | |
| 229 | ((NETXEN_HW_H1_CH_HUB_ADR << 7) | NETXEN_HW_PS_CRB_AGT_ADR) | |
| 230 | #define NETXEN_HW_CRB_HUB_AGT_ADR_SS \ | |
| 231 | ((NETXEN_HW_H1_CH_HUB_ADR << 7) | NETXEN_HW_SS_CRB_AGT_ADR) | |
| 232 | #define NETXEN_HW_CRB_HUB_AGT_ADR_RPMX3 \ | |
| 233 | ((NETXEN_HW_H1_CH_HUB_ADR << 7) | NETXEN_HW_RPMX3_CRB_AGT_ADR) | |
| 234 | #define NETXEN_HW_CRB_HUB_AGT_ADR_QMS \ | |
| 235 | ((NETXEN_HW_H1_CH_HUB_ADR << 7) | NETXEN_HW_QMS_CRB_AGT_ADR) | |
| 236 | #define NETXEN_HW_CRB_HUB_AGT_ADR_SQS0 \ | |
| 237 | ((NETXEN_HW_H1_CH_HUB_ADR << 7) | NETXEN_HW_SQGS0_CRB_AGT_ADR) | |
| 238 | #define NETXEN_HW_CRB_HUB_AGT_ADR_SQS1 \ | |
| 239 | ((NETXEN_HW_H1_CH_HUB_ADR << 7) | NETXEN_HW_SQGS1_CRB_AGT_ADR) | |
| 240 | #define NETXEN_HW_CRB_HUB_AGT_ADR_SQS2 \ | |
| 241 | ((NETXEN_HW_H1_CH_HUB_ADR << 7) | NETXEN_HW_SQGS2_CRB_AGT_ADR) | |
| 242 | #define NETXEN_HW_CRB_HUB_AGT_ADR_SQS3 \ | |
| 243 | ((NETXEN_HW_H1_CH_HUB_ADR << 7) | NETXEN_HW_SQGS3_CRB_AGT_ADR) | |
| 244 | #define NETXEN_HW_CRB_HUB_AGT_ADR_C2C0 \ | |
| 245 | ((NETXEN_HW_H1_CH_HUB_ADR << 7) | NETXEN_HW_C2C0_CRB_AGT_ADR) | |
| 246 | #define NETXEN_HW_CRB_HUB_AGT_ADR_C2C1 \ | |
| 247 | ((NETXEN_HW_H1_CH_HUB_ADR << 7) | NETXEN_HW_C2C1_CRB_AGT_ADR) | |
| 248 | #define NETXEN_HW_CRB_HUB_AGT_ADR_RPMX2 \ | |
| 249 | ((NETXEN_HW_H1_CH_HUB_ADR << 7) | NETXEN_HW_RPMX2_CRB_AGT_ADR) | |
| 250 | #define NETXEN_HW_CRB_HUB_AGT_ADR_RPMX4 \ | |
| 251 | ((NETXEN_HW_H1_CH_HUB_ADR << 7) | NETXEN_HW_RPMX4_CRB_AGT_ADR) | |
| 252 | #define NETXEN_HW_CRB_HUB_AGT_ADR_RPMX7 \ | |
| 253 | ((NETXEN_HW_H1_CH_HUB_ADR << 7) | NETXEN_HW_RPMX7_CRB_AGT_ADR) | |
| 254 | #define NETXEN_HW_CRB_HUB_AGT_ADR_RPMX9 \ | |
| 255 | ((NETXEN_HW_H1_CH_HUB_ADR << 7) | NETXEN_HW_RPMX9_CRB_AGT_ADR) | |
| 256 | #define NETXEN_HW_CRB_HUB_AGT_ADR_SMB \ | |
| 257 | ((NETXEN_HW_H1_CH_HUB_ADR << 7) | NETXEN_HW_SMB_CRB_AGT_ADR) | |
| 258 | ||
| 259 | #define NETXEN_HW_CRB_HUB_AGT_ADR_NIU \ | |
| 260 | ((NETXEN_HW_H2_CH_HUB_ADR << 7) | NETXEN_HW_NIU_CRB_AGT_ADR) | |
| 261 | #define NETXEN_HW_CRB_HUB_AGT_ADR_I2C0 \ | |
| 262 | ((NETXEN_HW_H2_CH_HUB_ADR << 7) | NETXEN_HW_I2C0_CRB_AGT_ADR) | |
| 263 | #define NETXEN_HW_CRB_HUB_AGT_ADR_I2C1 \ | |
| 264 | ((NETXEN_HW_H2_CH_HUB_ADR << 7) | NETXEN_HW_I2C1_CRB_AGT_ADR) | |
| 265 | ||
| 266 | #define NETXEN_HW_CRB_HUB_AGT_ADR_SRE \ | |
| 267 | ((NETXEN_HW_H3_CH_HUB_ADR << 7) | NETXEN_HW_SRE_CRB_AGT_ADR) | |
| 268 | #define NETXEN_HW_CRB_HUB_AGT_ADR_EG \ | |
| 269 | ((NETXEN_HW_H3_CH_HUB_ADR << 7) | NETXEN_HW_EG_CRB_AGT_ADR) | |
| 270 | #define NETXEN_HW_CRB_HUB_AGT_ADR_RPMX0 \ | |
| 271 | ((NETXEN_HW_H3_CH_HUB_ADR << 7) | NETXEN_HW_RPMX0_CRB_AGT_ADR) | |
| 272 | #define NETXEN_HW_CRB_HUB_AGT_ADR_QMN \ | |
| 273 | ((NETXEN_HW_H3_CH_HUB_ADR << 7) | NETXEN_HW_QM_CRB_AGT_ADR) | |
| 274 | #define NETXEN_HW_CRB_HUB_AGT_ADR_SQN0 \ | |
| 275 | ((NETXEN_HW_H3_CH_HUB_ADR << 7) | NETXEN_HW_SQG0_CRB_AGT_ADR) | |
| 276 | #define NETXEN_HW_CRB_HUB_AGT_ADR_SQN1 \ | |
| 277 | ((NETXEN_HW_H3_CH_HUB_ADR << 7) | NETXEN_HW_SQG1_CRB_AGT_ADR) | |
| 278 | #define NETXEN_HW_CRB_HUB_AGT_ADR_SQN2 \ | |
| 279 | ((NETXEN_HW_H3_CH_HUB_ADR << 7) | NETXEN_HW_SQG2_CRB_AGT_ADR) | |
| 280 | #define NETXEN_HW_CRB_HUB_AGT_ADR_SQN3 \ | |
| 281 | ((NETXEN_HW_H3_CH_HUB_ADR << 7) | NETXEN_HW_SQG3_CRB_AGT_ADR) | |
| 282 | #define NETXEN_HW_CRB_HUB_AGT_ADR_RPMX1 \ | |
| 283 | ((NETXEN_HW_H3_CH_HUB_ADR << 7) | NETXEN_HW_RPMX1_CRB_AGT_ADR) | |
| 284 | #define NETXEN_HW_CRB_HUB_AGT_ADR_RPMX5 \ | |
| 285 | ((NETXEN_HW_H3_CH_HUB_ADR << 7) | NETXEN_HW_RPMX5_CRB_AGT_ADR) | |
| 286 | #define NETXEN_HW_CRB_HUB_AGT_ADR_RPMX6 \ | |
| 287 | ((NETXEN_HW_H3_CH_HUB_ADR << 7) | NETXEN_HW_RPMX6_CRB_AGT_ADR) | |
| 288 | #define NETXEN_HW_CRB_HUB_AGT_ADR_RPMX8 \ | |
| 289 | ((NETXEN_HW_H3_CH_HUB_ADR << 7) | NETXEN_HW_RPMX8_CRB_AGT_ADR) | |
| 290 | #define NETXEN_HW_CRB_HUB_AGT_ADR_CAS0 \ | |
| 291 | ((NETXEN_HW_H3_CH_HUB_ADR << 7) | NETXEN_HW_CAS0_CRB_AGT_ADR) | |
| 292 | #define NETXEN_HW_CRB_HUB_AGT_ADR_CAS1 \ | |
| 293 | ((NETXEN_HW_H3_CH_HUB_ADR << 7) | NETXEN_HW_CAS1_CRB_AGT_ADR) | |
| 294 | #define NETXEN_HW_CRB_HUB_AGT_ADR_CAS2 \ | |
| 295 | ((NETXEN_HW_H3_CH_HUB_ADR << 7) | NETXEN_HW_CAS2_CRB_AGT_ADR) | |
| 296 | #define NETXEN_HW_CRB_HUB_AGT_ADR_CAS3 \ | |
| 297 | ((NETXEN_HW_H3_CH_HUB_ADR << 7) | NETXEN_HW_CAS3_CRB_AGT_ADR) | |
| 298 | ||
| 299 | #define NETXEN_HW_CRB_HUB_AGT_ADR_PGNI \ | |
| 300 | ((NETXEN_HW_H4_CH_HUB_ADR << 7) | NETXEN_HW_PEGNI_CRB_AGT_ADR) | |
| 301 | #define NETXEN_HW_CRB_HUB_AGT_ADR_PGND \ | |
| 302 | ((NETXEN_HW_H4_CH_HUB_ADR << 7) | NETXEN_HW_PEGND_CRB_AGT_ADR) | |
| 303 | #define NETXEN_HW_CRB_HUB_AGT_ADR_PGN0 \ | |
| 304 | ((NETXEN_HW_H4_CH_HUB_ADR << 7) | NETXEN_HW_PEGN0_CRB_AGT_ADR) | |
| 305 | #define NETXEN_HW_CRB_HUB_AGT_ADR_PGN1 \ | |
| 306 | ((NETXEN_HW_H4_CH_HUB_ADR << 7) | NETXEN_HW_PEGN1_CRB_AGT_ADR) | |
| 307 | #define NETXEN_HW_CRB_HUB_AGT_ADR_PGN2 \ | |
| 308 | ((NETXEN_HW_H4_CH_HUB_ADR << 7) | NETXEN_HW_PEGN2_CRB_AGT_ADR) | |
| 309 | #define NETXEN_HW_CRB_HUB_AGT_ADR_PGN3 \ | |
| 310 | ((NETXEN_HW_H4_CH_HUB_ADR << 7) | NETXEN_HW_PEGN3_CRB_AGT_ADR) | |
| e4c93c81 DP |
311 | #define NETXEN_HW_CRB_HUB_AGT_ADR_PGN4 \ |
| 312 | ((NETXEN_HW_H4_CH_HUB_ADR << 7) | NETXEN_HW_PEGN4_CRB_AGT_ADR) | |
| 3d396eb1 AK |
313 | #define NETXEN_HW_CRB_HUB_AGT_ADR_PGNC \ |
| 314 | ((NETXEN_HW_H4_CH_HUB_ADR << 7) | NETXEN_HW_PEGNC_CRB_AGT_ADR) | |
| 315 | #define NETXEN_HW_CRB_HUB_AGT_ADR_PGR0 \ | |
| 316 | ((NETXEN_HW_H4_CH_HUB_ADR << 7) | NETXEN_HW_PEGR0_CRB_AGT_ADR) | |
| 317 | #define NETXEN_HW_CRB_HUB_AGT_ADR_PGR1 \ | |
| 318 | ((NETXEN_HW_H4_CH_HUB_ADR << 7) | NETXEN_HW_PEGR1_CRB_AGT_ADR) | |
| 319 | #define NETXEN_HW_CRB_HUB_AGT_ADR_PGR2 \ | |
| 320 | ((NETXEN_HW_H4_CH_HUB_ADR << 7) | NETXEN_HW_PEGR2_CRB_AGT_ADR) | |
| 321 | #define NETXEN_HW_CRB_HUB_AGT_ADR_PGR3 \ | |
| 322 | ((NETXEN_HW_H4_CH_HUB_ADR << 7) | NETXEN_HW_PEGR3_CRB_AGT_ADR) | |
| 323 | ||
| 324 | #define NETXEN_HW_CRB_HUB_AGT_ADR_PGSI \ | |
| 325 | ((NETXEN_HW_H5_CH_HUB_ADR << 7) | NETXEN_HW_PEGSI_CRB_AGT_ADR) | |
| 326 | #define NETXEN_HW_CRB_HUB_AGT_ADR_PGSD \ | |
| 327 | ((NETXEN_HW_H5_CH_HUB_ADR << 7) | NETXEN_HW_PEGSD_CRB_AGT_ADR) | |
| 328 | #define NETXEN_HW_CRB_HUB_AGT_ADR_PGS0 \ | |
| 329 | ((NETXEN_HW_H5_CH_HUB_ADR << 7) | NETXEN_HW_PEGS0_CRB_AGT_ADR) | |
| 330 | #define NETXEN_HW_CRB_HUB_AGT_ADR_PGS1 \ | |
| 331 | ((NETXEN_HW_H5_CH_HUB_ADR << 7) | NETXEN_HW_PEGS1_CRB_AGT_ADR) | |
| 332 | #define NETXEN_HW_CRB_HUB_AGT_ADR_PGS2 \ | |
| 333 | ((NETXEN_HW_H5_CH_HUB_ADR << 7) | NETXEN_HW_PEGS2_CRB_AGT_ADR) | |
| 334 | #define NETXEN_HW_CRB_HUB_AGT_ADR_PGS3 \ | |
| 335 | ((NETXEN_HW_H5_CH_HUB_ADR << 7) | NETXEN_HW_PEGS3_CRB_AGT_ADR) | |
| 336 | #define NETXEN_HW_CRB_HUB_AGT_ADR_PGSC \ | |
| 337 | ((NETXEN_HW_H5_CH_HUB_ADR << 7) | NETXEN_HW_PEGSC_CRB_AGT_ADR) | |
| 338 | ||
| 339 | #define NETXEN_HW_CRB_HUB_AGT_ADR_CAM \ | |
| 340 | ((NETXEN_HW_H6_CH_HUB_ADR << 7) | NETXEN_HW_NCM_CRB_AGT_ADR) | |
| 341 | #define NETXEN_HW_CRB_HUB_AGT_ADR_TIMR \ | |
| 342 | ((NETXEN_HW_H6_CH_HUB_ADR << 7) | NETXEN_HW_TMR_CRB_AGT_ADR) | |
| 343 | #define NETXEN_HW_CRB_HUB_AGT_ADR_XDMA \ | |
| 344 | ((NETXEN_HW_H6_CH_HUB_ADR << 7) | NETXEN_HW_XDMA_CRB_AGT_ADR) | |
| 345 | #define NETXEN_HW_CRB_HUB_AGT_ADR_SN \ | |
| 346 | ((NETXEN_HW_H6_CH_HUB_ADR << 7) | NETXEN_HW_SN_CRB_AGT_ADR) | |
| 347 | #define NETXEN_HW_CRB_HUB_AGT_ADR_I2Q \ | |
| 348 | ((NETXEN_HW_H6_CH_HUB_ADR << 7) | NETXEN_HW_I2Q_CRB_AGT_ADR) | |
| 349 | #define NETXEN_HW_CRB_HUB_AGT_ADR_ROMUSB \ | |
| 350 | ((NETXEN_HW_H6_CH_HUB_ADR << 7) | NETXEN_HW_ROMUSB_CRB_AGT_ADR) | |
| 351 | #define NETXEN_HW_CRB_HUB_AGT_ADR_OCM0 \ | |
| 352 | ((NETXEN_HW_H6_CH_HUB_ADR << 7) | NETXEN_HW_OCM0_CRB_AGT_ADR) | |
| 353 | #define NETXEN_HW_CRB_HUB_AGT_ADR_OCM1 \ | |
| 354 | ((NETXEN_HW_H6_CH_HUB_ADR << 7) | NETXEN_HW_OCM1_CRB_AGT_ADR) | |
| 355 | #define NETXEN_HW_CRB_HUB_AGT_ADR_LPC \ | |
| 356 | ((NETXEN_HW_H6_CH_HUB_ADR << 7) | NETXEN_HW_LPC_CRB_AGT_ADR) | |
| 357 | ||
| 3d396eb1 AK |
358 | #define NETXEN_SRE_INT_STATUS (NETXEN_CRB_SRE + 0x00034) |
| 359 | #define NETXEN_SRE_PBI_ACTIVE_STATUS (NETXEN_CRB_SRE + 0x01014) | |
| 360 | #define NETXEN_SRE_L1RE_CTL (NETXEN_CRB_SRE + 0x03000) | |
| 361 | #define NETXEN_SRE_L2RE_CTL (NETXEN_CRB_SRE + 0x05000) | |
| 362 | #define NETXEN_SRE_BUF_CTL (NETXEN_CRB_SRE + 0x01000) | |
| 363 | ||
| 364 | #define NETXEN_DMA_BASE(U) (NETXEN_CRB_PCIX_MD + 0x20000 + ((U)<<16)) | |
| 365 | #define NETXEN_DMA_COMMAND(U) (NETXEN_DMA_BASE(U) + 0x00008) | |
| 366 | ||
| 367 | #define NETXEN_I2Q_CLR_PCI_HI (NETXEN_CRB_I2Q + 0x00034) | |
| 368 | ||
| 369 | #define PEG_NETWORK_BASE(N) (NETXEN_CRB_PEG_NET_0 + (((N)&3) << 20)) | |
| 370 | #define CRB_REG_EX_PC 0x3c | |
| 371 | ||
| 372 | #define ROMUSB_GLB (NETXEN_CRB_ROMUSB + 0x00000) | |
| 373 | #define ROMUSB_ROM (NETXEN_CRB_ROMUSB + 0x10000) | |
| 374 | ||
| 375 | #define NETXEN_ROMUSB_GLB_STATUS (ROMUSB_GLB + 0x0004) | |
| 376 | #define NETXEN_ROMUSB_GLB_SW_RESET (ROMUSB_GLB + 0x0008) | |
| 377 | #define NETXEN_ROMUSB_GLB_PAD_GPIO_I (ROMUSB_GLB + 0x000c) | |
| 378 | #define NETXEN_ROMUSB_GLB_CAS_RST (ROMUSB_GLB + 0x0038) | |
| 379 | #define NETXEN_ROMUSB_GLB_TEST_MUX_SEL (ROMUSB_GLB + 0x0044) | |
| 380 | #define NETXEN_ROMUSB_GLB_PEGTUNE_DONE (ROMUSB_GLB + 0x005c) | |
| 381 | #define NETXEN_ROMUSB_GLB_CHIP_CLK_CTRL (ROMUSB_GLB + 0x00A8) | |
| 382 | ||
| 383 | #define NETXEN_ROMUSB_GPIO(n) (ROMUSB_GLB + 0x60 + (4 * (n))) | |
| 384 | ||
| 385 | #define NETXEN_ROMUSB_ROM_INSTR_OPCODE (ROMUSB_ROM + 0x0004) | |
| 386 | #define NETXEN_ROMUSB_ROM_ADDRESS (ROMUSB_ROM + 0x0008) | |
| cb8011ad | 387 | #define NETXEN_ROMUSB_ROM_WDATA (ROMUSB_ROM + 0x000c) |
| 3d396eb1 AK |
388 | #define NETXEN_ROMUSB_ROM_ABYTE_CNT (ROMUSB_ROM + 0x0010) |
| 389 | #define NETXEN_ROMUSB_ROM_DUMMY_BYTE_CNT (ROMUSB_ROM + 0x0014) | |
| 390 | #define NETXEN_ROMUSB_ROM_RDATA (ROMUSB_ROM + 0x0018) | |
| 391 | ||
| 392 | /* Lock IDs for ROM lock */ | |
| 393 | #define ROM_LOCK_DRIVER 0x0d417340 | |
| 394 | ||
| cb8011ad AK |
395 | /****************************************************************************** |
| 396 | * | |
| 397 | * Definitions specific to M25P flash | |
| 398 | * | |
| 399 | ******************************************************************************* | |
| 400 | * Instructions | |
| 401 | */ | |
| 402 | #define M25P_INSTR_WREN 0x06 | |
| 403 | #define M25P_INSTR_WRDI 0x04 | |
| 404 | #define M25P_INSTR_RDID 0x9f | |
| 405 | #define M25P_INSTR_RDSR 0x05 | |
| 406 | #define M25P_INSTR_WRSR 0x01 | |
| 407 | #define M25P_INSTR_READ 0x03 | |
| 408 | #define M25P_INSTR_FAST_READ 0x0b | |
| 409 | #define M25P_INSTR_PP 0x02 | |
| 410 | #define M25P_INSTR_SE 0xd8 | |
| 411 | #define M25P_INSTR_BE 0xc7 | |
| 412 | #define M25P_INSTR_DP 0xb9 | |
| 413 | #define M25P_INSTR_RES 0xab | |
| 414 | ||
| 415 | /* all are 1MB windows */ | |
| 416 | ||
| 417 | #define NETXEN_PCI_CRB_WINDOWSIZE 0x00100000 | |
| 3d396eb1 AK |
418 | #define NETXEN_PCI_CRB_WINDOW(A) \ |
| 419 | (NETXEN_PCI_CRBSPACE + (A)*NETXEN_PCI_CRB_WINDOWSIZE) | |
| 420 | ||
| 421 | #define NETXEN_CRB_NIU NETXEN_PCI_CRB_WINDOW(NETXEN_HW_PX_MAP_CRB_NIU) | |
| 422 | #define NETXEN_CRB_SRE NETXEN_PCI_CRB_WINDOW(NETXEN_HW_PX_MAP_CRB_SRE) | |
| 423 | #define NETXEN_CRB_ROMUSB \ | |
| 424 | NETXEN_PCI_CRB_WINDOW(NETXEN_HW_PX_MAP_CRB_ROMUSB) | |
| 425 | #define NETXEN_CRB_I2Q NETXEN_PCI_CRB_WINDOW(NETXEN_HW_PX_MAP_CRB_I2Q) | |
| e4c93c81 | 426 | #define NETXEN_CRB_SMB NETXEN_PCI_CRB_WINDOW(NETXEN_HW_PX_MAP_CRB_SMB) |
| 3d396eb1 AK |
427 | #define NETXEN_CRB_MAX NETXEN_PCI_CRB_WINDOW(64) |
| 428 | ||
| 429 | #define NETXEN_CRB_PCIX_HOST NETXEN_PCI_CRB_WINDOW(NETXEN_HW_PX_MAP_CRB_PH) | |
| 430 | #define NETXEN_CRB_PCIX_HOST2 NETXEN_PCI_CRB_WINDOW(NETXEN_HW_PX_MAP_CRB_PH2) | |
| 431 | #define NETXEN_CRB_PEG_NET_0 NETXEN_PCI_CRB_WINDOW(NETXEN_HW_PX_MAP_CRB_PGN0) | |
| 432 | #define NETXEN_CRB_PEG_NET_1 NETXEN_PCI_CRB_WINDOW(NETXEN_HW_PX_MAP_CRB_PGN1) | |
| 433 | #define NETXEN_CRB_PEG_NET_2 NETXEN_PCI_CRB_WINDOW(NETXEN_HW_PX_MAP_CRB_PGN2) | |
| 434 | #define NETXEN_CRB_PEG_NET_3 NETXEN_PCI_CRB_WINDOW(NETXEN_HW_PX_MAP_CRB_PGN3) | |
| 435 | #define NETXEN_CRB_PEG_NET_D NETXEN_PCI_CRB_WINDOW(NETXEN_HW_PX_MAP_CRB_PGND) | |
| 436 | #define NETXEN_CRB_PEG_NET_I NETXEN_PCI_CRB_WINDOW(NETXEN_HW_PX_MAP_CRB_PGNI) | |
| 437 | #define NETXEN_CRB_DDR_NET NETXEN_PCI_CRB_WINDOW(NETXEN_HW_PX_MAP_CRB_MN) | |
| e4c93c81 | 438 | #define NETXEN_CRB_QDR_NET NETXEN_PCI_CRB_WINDOW(NETXEN_HW_PX_MAP_CRB_SN) |
| 3d396eb1 AK |
439 | |
| 440 | #define NETXEN_CRB_PCIX_MD NETXEN_PCI_CRB_WINDOW(NETXEN_HW_PX_MAP_CRB_PS) | |
| 441 | #define NETXEN_CRB_PCIE NETXEN_CRB_PCIX_MD | |
| 442 | ||
| 443 | #define ISR_INT_VECTOR (NETXEN_PCIX_PS_REG(PCIX_INT_VECTOR)) | |
| 444 | #define ISR_INT_MASK (NETXEN_PCIX_PS_REG(PCIX_INT_MASK)) | |
| 445 | #define ISR_INT_MASK_SLOW (NETXEN_PCIX_PS_REG(PCIX_INT_MASK)) | |
| 446 | #define ISR_INT_TARGET_STATUS (NETXEN_PCIX_PS_REG(PCIX_TARGET_STATUS)) | |
| 447 | #define ISR_INT_TARGET_MASK (NETXEN_PCIX_PS_REG(PCIX_TARGET_MASK)) | |
| 443be796 DP |
448 | #define ISR_INT_TARGET_STATUS_F1 (NETXEN_PCIX_PS_REG(PCIX_TARGET_STATUS_F1)) |
| 449 | #define ISR_INT_TARGET_MASK_F1 (NETXEN_PCIX_PS_REG(PCIX_TARGET_MASK_F1)) | |
| 450 | #define ISR_INT_TARGET_STATUS_F2 (NETXEN_PCIX_PS_REG(PCIX_TARGET_STATUS_F2)) | |
| 451 | #define ISR_INT_TARGET_MASK_F2 (NETXEN_PCIX_PS_REG(PCIX_TARGET_MASK_F2)) | |
| 452 | #define ISR_INT_TARGET_STATUS_F3 (NETXEN_PCIX_PS_REG(PCIX_TARGET_STATUS_F3)) | |
| 453 | #define ISR_INT_TARGET_MASK_F3 (NETXEN_PCIX_PS_REG(PCIX_TARGET_MASK_F3)) | |
| e4c93c81 DP |
454 | #define ISR_INT_TARGET_STATUS_F4 (NETXEN_PCIX_PS_REG(PCIX_TARGET_STATUS_F4)) |
| 455 | #define ISR_INT_TARGET_MASK_F4 (NETXEN_PCIX_PS_REG(PCIX_TARGET_MASK_F4)) | |
| 456 | #define ISR_INT_TARGET_STATUS_F5 (NETXEN_PCIX_PS_REG(PCIX_TARGET_STATUS_F5)) | |
| 457 | #define ISR_INT_TARGET_MASK_F5 (NETXEN_PCIX_PS_REG(PCIX_TARGET_MASK_F5)) | |
| 458 | #define ISR_INT_TARGET_STATUS_F6 (NETXEN_PCIX_PS_REG(PCIX_TARGET_STATUS_F6)) | |
| 459 | #define ISR_INT_TARGET_MASK_F6 (NETXEN_PCIX_PS_REG(PCIX_TARGET_MASK_F6)) | |
| 460 | #define ISR_INT_TARGET_STATUS_F7 (NETXEN_PCIX_PS_REG(PCIX_TARGET_STATUS_F7)) | |
| 461 | #define ISR_INT_TARGET_MASK_F7 (NETXEN_PCIX_PS_REG(PCIX_TARGET_MASK_F7)) | |
| 3d396eb1 AK |
462 | |
| 463 | #define NETXEN_PCI_MAPSIZE 128 | |
| 464 | #define NETXEN_PCI_DDR_NET (0x00000000UL) | |
| 465 | #define NETXEN_PCI_QDR_NET (0x04000000UL) | |
| 466 | #define NETXEN_PCI_DIRECT_CRB (0x04400000UL) | |
| e4c93c81 | 467 | #define NETXEN_PCI_CAMQM (0x04800000UL) |
| 3d396eb1 AK |
468 | #define NETXEN_PCI_CAMQM_MAX (0x04ffffffUL) |
| 469 | #define NETXEN_PCI_OCM0 (0x05000000UL) | |
| 470 | #define NETXEN_PCI_OCM0_MAX (0x050fffffUL) | |
| 471 | #define NETXEN_PCI_OCM1 (0x05100000UL) | |
| 472 | #define NETXEN_PCI_OCM1_MAX (0x051fffffUL) | |
| 473 | #define NETXEN_PCI_CRBSPACE (0x06000000UL) | |
| 6c80b18d MT |
474 | #define NETXEN_PCI_128MB_SIZE (0x08000000UL) |
| 475 | #define NETXEN_PCI_32MB_SIZE (0x02000000UL) | |
| e4c93c81 DP |
476 | #define NETXEN_PCI_2MB_SIZE (0x00200000UL) |
| 477 | ||
| 478 | #define NETXEN_PCI_MN_2M (0) | |
| 479 | #define NETXEN_PCI_MS_2M (0x80000) | |
| 480 | #define NETXEN_PCI_OCM0_2M (0x000c0000UL) | |
| 481 | #define NETXEN_PCI_CAMQM_2M_BASE (0x000ff800UL) | |
| 482 | #define NETXEN_PCI_CAMQM_2M_END (0x04800800UL) | |
| 3d396eb1 AK |
483 | |
| 484 | #define NETXEN_CRB_CAM NETXEN_PCI_CRB_WINDOW(NETXEN_HW_PX_MAP_CRB_CAM) | |
| 485 | ||
| 486 | #define NETXEN_ADDR_DDR_NET (0x0000000000000000ULL) | |
| 487 | #define NETXEN_ADDR_DDR_NET_MAX (0x000000000fffffffULL) | |
| 488 | #define NETXEN_ADDR_OCM0 (0x0000000200000000ULL) | |
| 489 | #define NETXEN_ADDR_OCM0_MAX (0x00000002000fffffULL) | |
| 490 | #define NETXEN_ADDR_OCM1 (0x0000000200400000ULL) | |
| 491 | #define NETXEN_ADDR_OCM1_MAX (0x00000002004fffffULL) | |
| 492 | #define NETXEN_ADDR_QDR_NET (0x0000000300000000ULL) | |
| e4c93c81 DP |
493 | #define NETXEN_ADDR_QDR_NET_MAX_P2 (0x00000003003fffffULL) |
| 494 | #define NETXEN_ADDR_QDR_NET_MAX_P3 (0x0000000303ffffffULL) | |
| 495 | ||
| 496 | /* | |
| 497 | * Register offsets for MN | |
| 498 | */ | |
| 499 | #define NETXEN_MIU_CONTROL (0x000) | |
| 500 | #define NETXEN_MIU_MN_CONTROL (NETXEN_CRB_DDR_NET+NETXEN_MIU_CONTROL) | |
| 3d396eb1 AK |
501 | |
| 502 | /* 200ms delay in each loop */ | |
| 503 | #define NETXEN_NIU_PHY_WAITLEN 200000 | |
| 504 | /* 10 seconds before we give up */ | |
| 505 | #define NETXEN_NIU_PHY_WAITMAX 50 | |
| 506 | #define NETXEN_NIU_MAX_GBE_PORTS 4 | |
| 13ba9c77 | 507 | #define NETXEN_NIU_MAX_XG_PORTS 2 |
| 3d396eb1 AK |
508 | |
| 509 | #define NETXEN_NIU_MODE (NETXEN_CRB_NIU + 0x00000) | |
| 510 | ||
| 511 | #define NETXEN_NIU_XG_SINGLE_TERM (NETXEN_CRB_NIU + 0x00004) | |
| 512 | #define NETXEN_NIU_XG_DRIVE_HI (NETXEN_CRB_NIU + 0x00008) | |
| 513 | #define NETXEN_NIU_XG_DRIVE_LO (NETXEN_CRB_NIU + 0x0000c) | |
| 514 | #define NETXEN_NIU_XG_DTX (NETXEN_CRB_NIU + 0x00010) | |
| 515 | #define NETXEN_NIU_XG_DEQ (NETXEN_CRB_NIU + 0x00014) | |
| 516 | #define NETXEN_NIU_XG_WORD_ALIGN (NETXEN_CRB_NIU + 0x00018) | |
| 517 | #define NETXEN_NIU_XG_RESET (NETXEN_CRB_NIU + 0x0001c) | |
| 518 | #define NETXEN_NIU_XG_POWER_DOWN (NETXEN_CRB_NIU + 0x00020) | |
| 519 | #define NETXEN_NIU_XG_RESET_PLL (NETXEN_CRB_NIU + 0x00024) | |
| 520 | #define NETXEN_NIU_XG_SERDES_LOOPBACK (NETXEN_CRB_NIU + 0x00028) | |
| 521 | #define NETXEN_NIU_XG_DO_BYTE_ALIGN (NETXEN_CRB_NIU + 0x0002c) | |
| 522 | #define NETXEN_NIU_XG_TX_ENABLE (NETXEN_CRB_NIU + 0x00030) | |
| 523 | #define NETXEN_NIU_XG_RX_ENABLE (NETXEN_CRB_NIU + 0x00034) | |
| 524 | #define NETXEN_NIU_XG_STATUS (NETXEN_CRB_NIU + 0x00038) | |
| 525 | #define NETXEN_NIU_XG_PAUSE_THRESHOLD (NETXEN_CRB_NIU + 0x0003c) | |
| 526 | #define NETXEN_NIU_INT_MASK (NETXEN_CRB_NIU + 0x00040) | |
| 527 | #define NETXEN_NIU_ACTIVE_INT (NETXEN_CRB_NIU + 0x00044) | |
| 528 | #define NETXEN_NIU_MASKABLE_INT (NETXEN_CRB_NIU + 0x00048) | |
| 529 | ||
| 530 | #define NETXEN_NIU_STRAP_VALUE_SAVE_HIGHER (NETXEN_CRB_NIU + 0x0004c) | |
| 531 | ||
| 532 | #define NETXEN_NIU_GB_SERDES_RESET (NETXEN_CRB_NIU + 0x00050) | |
| 533 | #define NETXEN_NIU_GB0_GMII_MODE (NETXEN_CRB_NIU + 0x00054) | |
| 534 | #define NETXEN_NIU_GB0_MII_MODE (NETXEN_CRB_NIU + 0x00058) | |
| 535 | #define NETXEN_NIU_GB1_GMII_MODE (NETXEN_CRB_NIU + 0x0005c) | |
| 536 | #define NETXEN_NIU_GB1_MII_MODE (NETXEN_CRB_NIU + 0x00060) | |
| 537 | #define NETXEN_NIU_GB2_GMII_MODE (NETXEN_CRB_NIU + 0x00064) | |
| 538 | #define NETXEN_NIU_GB2_MII_MODE (NETXEN_CRB_NIU + 0x00068) | |
| 539 | #define NETXEN_NIU_GB3_GMII_MODE (NETXEN_CRB_NIU + 0x0006c) | |
| 540 | #define NETXEN_NIU_GB3_MII_MODE (NETXEN_CRB_NIU + 0x00070) | |
| 541 | #define NETXEN_NIU_REMOTE_LOOPBACK (NETXEN_CRB_NIU + 0x00074) | |
| 542 | #define NETXEN_NIU_GB0_HALF_DUPLEX (NETXEN_CRB_NIU + 0x00078) | |
| 543 | #define NETXEN_NIU_GB1_HALF_DUPLEX (NETXEN_CRB_NIU + 0x0007c) | |
| 544 | #define NETXEN_NIU_RESET_SYS_FIFOS (NETXEN_CRB_NIU + 0x00088) | |
| 545 | #define NETXEN_NIU_GB_CRC_DROP (NETXEN_CRB_NIU + 0x0008c) | |
| 546 | #define NETXEN_NIU_GB_DROP_WRONGADDR (NETXEN_CRB_NIU + 0x00090) | |
| 547 | #define NETXEN_NIU_TEST_MUX_CTL (NETXEN_CRB_NIU + 0x00094) | |
| 548 | #define NETXEN_NIU_XG_PAUSE_CTL (NETXEN_CRB_NIU + 0x00098) | |
| 549 | #define NETXEN_NIU_XG_PAUSE_LEVEL (NETXEN_CRB_NIU + 0x000dc) | |
| 550 | #define NETXEN_NIU_XG_SEL (NETXEN_CRB_NIU + 0x00128) | |
| 6c80b18d | 551 | #define NETXEN_NIU_GB_PAUSE_CTL (NETXEN_CRB_NIU + 0x0030c) |
| 3d396eb1 | 552 | |
| cb8011ad AK |
553 | #define NETXEN_NIU_FULL_LEVEL_XG (NETXEN_CRB_NIU + 0x00450) |
| 554 | ||
| 555 | #define NETXEN_NIU_XG1_RESET (NETXEN_CRB_NIU + 0x0011c) | |
| 556 | #define NETXEN_NIU_XG1_POWER_DOWN (NETXEN_CRB_NIU + 0x00120) | |
| 557 | #define NETXEN_NIU_XG1_RESET_PLL (NETXEN_CRB_NIU + 0x00124) | |
| 558 | ||
| 3d396eb1 AK |
559 | #define NETXEN_MAC_ADDR_CNTL_REG (NETXEN_CRB_NIU + 0x1000) |
| 560 | ||
| 561 | #define NETXEN_MULTICAST_ADDR_HI_0 (NETXEN_CRB_NIU + 0x1010) | |
| 562 | #define NETXEN_MULTICAST_ADDR_HI_1 (NETXEN_CRB_NIU + 0x1014) | |
| 563 | #define NETXEN_MULTICAST_ADDR_HI_2 (NETXEN_CRB_NIU + 0x1018) | |
| 564 | #define NETXEN_MULTICAST_ADDR_HI_3 (NETXEN_CRB_NIU + 0x101c) | |
| 565 | ||
| 623621b0 DP |
566 | #define NETXEN_UNICAST_ADDR_BASE (NETXEN_CRB_NIU + 0x1080) |
| 567 | #define NETXEN_MULTICAST_ADDR_BASE (NETXEN_CRB_NIU + 0x1100) | |
| 568 | ||
| 3d396eb1 AK |
569 | #define NETXEN_NIU_GB_MAC_CONFIG_0(I) \ |
| 570 | (NETXEN_CRB_NIU + 0x30000 + (I)*0x10000) | |
| 571 | #define NETXEN_NIU_GB_MAC_CONFIG_1(I) \ | |
| 572 | (NETXEN_CRB_NIU + 0x30004 + (I)*0x10000) | |
| 573 | #define NETXEN_NIU_GB_MAC_IPG_IFG(I) \ | |
| 574 | (NETXEN_CRB_NIU + 0x30008 + (I)*0x10000) | |
| 575 | #define NETXEN_NIU_GB_HALF_DUPLEX_CTRL(I) \ | |
| 576 | (NETXEN_CRB_NIU + 0x3000c + (I)*0x10000) | |
| 577 | #define NETXEN_NIU_GB_MAX_FRAME_SIZE(I) \ | |
| 578 | (NETXEN_CRB_NIU + 0x30010 + (I)*0x10000) | |
| 579 | #define NETXEN_NIU_GB_TEST_REG(I) \ | |
| 580 | (NETXEN_CRB_NIU + 0x3001c + (I)*0x10000) | |
| 581 | #define NETXEN_NIU_GB_MII_MGMT_CONFIG(I) \ | |
| 582 | (NETXEN_CRB_NIU + 0x30020 + (I)*0x10000) | |
| 583 | #define NETXEN_NIU_GB_MII_MGMT_COMMAND(I) \ | |
| 584 | (NETXEN_CRB_NIU + 0x30024 + (I)*0x10000) | |
| 585 | #define NETXEN_NIU_GB_MII_MGMT_ADDR(I) \ | |
| 586 | (NETXEN_CRB_NIU + 0x30028 + (I)*0x10000) | |
| 587 | #define NETXEN_NIU_GB_MII_MGMT_CTRL(I) \ | |
| 588 | (NETXEN_CRB_NIU + 0x3002c + (I)*0x10000) | |
| 589 | #define NETXEN_NIU_GB_MII_MGMT_STATUS(I) \ | |
| 590 | (NETXEN_CRB_NIU + 0x30030 + (I)*0x10000) | |
| 591 | #define NETXEN_NIU_GB_MII_MGMT_INDICATE(I) \ | |
| 592 | (NETXEN_CRB_NIU + 0x30034 + (I)*0x10000) | |
| 593 | #define NETXEN_NIU_GB_INTERFACE_CTRL(I) \ | |
| 594 | (NETXEN_CRB_NIU + 0x30038 + (I)*0x10000) | |
| 595 | #define NETXEN_NIU_GB_INTERFACE_STATUS(I) \ | |
| 596 | (NETXEN_CRB_NIU + 0x3003c + (I)*0x10000) | |
| 597 | #define NETXEN_NIU_GB_STATION_ADDR_0(I) \ | |
| 598 | (NETXEN_CRB_NIU + 0x30040 + (I)*0x10000) | |
| 599 | #define NETXEN_NIU_GB_STATION_ADDR_1(I) \ | |
| 600 | (NETXEN_CRB_NIU + 0x30044 + (I)*0x10000) | |
| 601 | ||
| 602 | #define NETXEN_NIU_XGE_CONFIG_0 (NETXEN_CRB_NIU + 0x70000) | |
| 603 | #define NETXEN_NIU_XGE_CONFIG_1 (NETXEN_CRB_NIU + 0x70004) | |
| 604 | #define NETXEN_NIU_XGE_IPG (NETXEN_CRB_NIU + 0x70008) | |
| 605 | #define NETXEN_NIU_XGE_STATION_ADDR_0_HI (NETXEN_CRB_NIU + 0x7000c) | |
| 606 | #define NETXEN_NIU_XGE_STATION_ADDR_0_1 (NETXEN_CRB_NIU + 0x70010) | |
| 607 | #define NETXEN_NIU_XGE_STATION_ADDR_1_LO (NETXEN_CRB_NIU + 0x70014) | |
| 608 | #define NETXEN_NIU_XGE_STATUS (NETXEN_CRB_NIU + 0x70018) | |
| 609 | #define NETXEN_NIU_XGE_MAX_FRAME_SIZE (NETXEN_CRB_NIU + 0x7001c) | |
| 610 | #define NETXEN_NIU_XGE_PAUSE_FRAME_VALUE (NETXEN_CRB_NIU + 0x70020) | |
| 611 | #define NETXEN_NIU_XGE_TX_BYTE_CNT (NETXEN_CRB_NIU + 0x70024) | |
| 612 | #define NETXEN_NIU_XGE_TX_FRAME_CNT (NETXEN_CRB_NIU + 0x70028) | |
| 613 | #define NETXEN_NIU_XGE_RX_BYTE_CNT (NETXEN_CRB_NIU + 0x7002c) | |
| 614 | #define NETXEN_NIU_XGE_RX_FRAME_CNT (NETXEN_CRB_NIU + 0x70030) | |
| 615 | #define NETXEN_NIU_XGE_AGGR_ERROR_CNT (NETXEN_CRB_NIU + 0x70034) | |
| 616 | #define NETXEN_NIU_XGE_MULTICAST_FRAME_CNT (NETXEN_CRB_NIU + 0x70038) | |
| 617 | #define NETXEN_NIU_XGE_UNICAST_FRAME_CNT (NETXEN_CRB_NIU + 0x7003c) | |
| 618 | #define NETXEN_NIU_XGE_CRC_ERROR_CNT (NETXEN_CRB_NIU + 0x70040) | |
| 619 | #define NETXEN_NIU_XGE_OVERSIZE_FRAME_ERR (NETXEN_CRB_NIU + 0x70044) | |
| 620 | #define NETXEN_NIU_XGE_UNDERSIZE_FRAME_ERR (NETXEN_CRB_NIU + 0x70048) | |
| 621 | #define NETXEN_NIU_XGE_LOCAL_ERROR_CNT (NETXEN_CRB_NIU + 0x7004c) | |
| 622 | #define NETXEN_NIU_XGE_REMOTE_ERROR_CNT (NETXEN_CRB_NIU + 0x70050) | |
| 623 | #define NETXEN_NIU_XGE_CONTROL_CHAR_CNT (NETXEN_CRB_NIU + 0x70054) | |
| 624 | #define NETXEN_NIU_XGE_PAUSE_FRAME_CNT (NETXEN_CRB_NIU + 0x70058) | |
| cb8011ad AK |
625 | #define NETXEN_NIU_XG1_CONFIG_0 (NETXEN_CRB_NIU + 0x80000) |
| 626 | #define NETXEN_NIU_XG1_CONFIG_1 (NETXEN_CRB_NIU + 0x80004) | |
| 627 | #define NETXEN_NIU_XG1_IPG (NETXEN_CRB_NIU + 0x80008) | |
| 628 | #define NETXEN_NIU_XG1_STATION_ADDR_0_HI (NETXEN_CRB_NIU + 0x8000c) | |
| 629 | #define NETXEN_NIU_XG1_STATION_ADDR_0_1 (NETXEN_CRB_NIU + 0x80010) | |
| 630 | #define NETXEN_NIU_XG1_STATION_ADDR_1_LO (NETXEN_CRB_NIU + 0x80014) | |
| 631 | #define NETXEN_NIU_XG1_STATUS (NETXEN_CRB_NIU + 0x80018) | |
| 632 | #define NETXEN_NIU_XG1_MAX_FRAME_SIZE (NETXEN_CRB_NIU + 0x8001c) | |
| 633 | #define NETXEN_NIU_XG1_PAUSE_FRAME_VALUE (NETXEN_CRB_NIU + 0x80020) | |
| 634 | #define NETXEN_NIU_XG1_TX_BYTE_CNT (NETXEN_CRB_NIU + 0x80024) | |
| 635 | #define NETXEN_NIU_XG1_TX_FRAME_CNT (NETXEN_CRB_NIU + 0x80028) | |
| 636 | #define NETXEN_NIU_XG1_RX_BYTE_CNT (NETXEN_CRB_NIU + 0x8002c) | |
| 637 | #define NETXEN_NIU_XG1_RX_FRAME_CNT (NETXEN_CRB_NIU + 0x80030) | |
| 638 | #define NETXEN_NIU_XG1_AGGR_ERROR_CNT (NETXEN_CRB_NIU + 0x80034) | |
| 639 | #define NETXEN_NIU_XG1_MULTICAST_FRAME_CNT (NETXEN_CRB_NIU + 0x80038) | |
| 640 | #define NETXEN_NIU_XG1_UNICAST_FRAME_CNT (NETXEN_CRB_NIU + 0x8003c) | |
| 641 | #define NETXEN_NIU_XG1_CRC_ERROR_CNT (NETXEN_CRB_NIU + 0x80040) | |
| 642 | #define NETXEN_NIU_XG1_OVERSIZE_FRAME_ERR (NETXEN_CRB_NIU + 0x80044) | |
| 643 | #define NETXEN_NIU_XG1_UNDERSIZE_FRAME_ERR (NETXEN_CRB_NIU + 0x80048) | |
| 644 | #define NETXEN_NIU_XG1_LOCAL_ERROR_CNT (NETXEN_CRB_NIU + 0x8004c) | |
| 645 | #define NETXEN_NIU_XG1_REMOTE_ERROR_CNT (NETXEN_CRB_NIU + 0x80050) | |
| 646 | #define NETXEN_NIU_XG1_CONTROL_CHAR_CNT (NETXEN_CRB_NIU + 0x80054) | |
| 647 | #define NETXEN_NIU_XG1_PAUSE_FRAME_CNT (NETXEN_CRB_NIU + 0x80058) | |
| 3d396eb1 | 648 | |
| e4c93c81 DP |
649 | /* P3 802.3ap */ |
| 650 | #define NETXEN_NIU_AP_MAC_CONFIG_0(I) (NETXEN_CRB_NIU+0xa0000+(I)*0x10000) | |
| 651 | #define NETXEN_NIU_AP_MAC_CONFIG_1(I) (NETXEN_CRB_NIU+0xa0004+(I)*0x10000) | |
| 652 | #define NETXEN_NIU_AP_MAC_IPG_IFG(I) (NETXEN_CRB_NIU+0xa0008+(I)*0x10000) | |
| 653 | #define NETXEN_NIU_AP_HALF_DUPLEX_CTRL(I) (NETXEN_CRB_NIU+0xa000c+(I)*0x10000) | |
| 654 | #define NETXEN_NIU_AP_MAX_FRAME_SIZE(I) (NETXEN_CRB_NIU+0xa0010+(I)*0x10000) | |
| 655 | #define NETXEN_NIU_AP_TEST_REG(I) (NETXEN_CRB_NIU+0xa001c+(I)*0x10000) | |
| 656 | #define NETXEN_NIU_AP_MII_MGMT_CONFIG(I) (NETXEN_CRB_NIU+0xa0020+(I)*0x10000) | |
| 657 | #define NETXEN_NIU_AP_MII_MGMT_COMMAND(I) (NETXEN_CRB_NIU+0xa0024+(I)*0x10000) | |
| 658 | #define NETXEN_NIU_AP_MII_MGMT_ADDR(I) (NETXEN_CRB_NIU+0xa0028+(I)*0x10000) | |
| 659 | #define NETXEN_NIU_AP_MII_MGMT_CTRL(I) (NETXEN_CRB_NIU+0xa002c+(I)*0x10000) | |
| 660 | #define NETXEN_NIU_AP_MII_MGMT_STATUS(I) (NETXEN_CRB_NIU+0xa0030+(I)*0x10000) | |
| 661 | #define NETXEN_NIU_AP_MII_MGMT_INDICATE(I) (NETXEN_CRB_NIU+0xa0034+(I)*0x10000) | |
| 662 | #define NETXEN_NIU_AP_INTERFACE_CTRL(I) (NETXEN_CRB_NIU+0xa0038+(I)*0x10000) | |
| 663 | #define NETXEN_NIU_AP_INTERFACE_STATUS(I) (NETXEN_CRB_NIU+0xa003c+(I)*0x10000) | |
| 664 | #define NETXEN_NIU_AP_STATION_ADDR_0(I) (NETXEN_CRB_NIU+0xa0040+(I)*0x10000) | |
| 665 | #define NETXEN_NIU_AP_STATION_ADDR_1(I) (NETXEN_CRB_NIU+0xa0044+(I)*0x10000) | |
| 666 | ||
| 667 | /* | |
| 668 | * Register offsets for MN | |
| 669 | */ | |
| 670 | #define MIU_CONTROL (0x000) | |
| 671 | #define MIU_TEST_AGT_CTRL (0x090) | |
| 672 | #define MIU_TEST_AGT_ADDR_LO (0x094) | |
| 673 | #define MIU_TEST_AGT_ADDR_HI (0x098) | |
| 674 | #define MIU_TEST_AGT_WRDATA_LO (0x0a0) | |
| 675 | #define MIU_TEST_AGT_WRDATA_HI (0x0a4) | |
| 676 | #define MIU_TEST_AGT_WRDATA(i) (0x0a0+(4*(i))) | |
| 677 | #define MIU_TEST_AGT_RDDATA_LO (0x0a8) | |
| 678 | #define MIU_TEST_AGT_RDDATA_HI (0x0ac) | |
| 679 | #define MIU_TEST_AGT_RDDATA(i) (0x0a8+(4*(i))) | |
| 680 | #define MIU_TEST_AGT_ADDR_MASK 0xfffffff8 | |
| 681 | #define MIU_TEST_AGT_UPPER_ADDR(off) (0) | |
| 682 | ||
| 683 | /* MIU_TEST_AGT_CTRL flags. work for SIU as well */ | |
| 684 | #define MIU_TA_CTL_START 1 | |
| 685 | #define MIU_TA_CTL_ENABLE 2 | |
| 686 | #define MIU_TA_CTL_WRITE 4 | |
| 687 | #define MIU_TA_CTL_BUSY 8 | |
| 688 | ||
| 689 | #define SIU_TEST_AGT_CTRL (0x060) | |
| 690 | #define SIU_TEST_AGT_ADDR_LO (0x064) | |
| 691 | #define SIU_TEST_AGT_ADDR_HI (0x078) | |
| 692 | #define SIU_TEST_AGT_WRDATA_LO (0x068) | |
| 693 | #define SIU_TEST_AGT_WRDATA_HI (0x06c) | |
| 694 | #define SIU_TEST_AGT_WRDATA(i) (0x068+(4*(i))) | |
| 695 | #define SIU_TEST_AGT_RDDATA_LO (0x070) | |
| 696 | #define SIU_TEST_AGT_RDDATA_HI (0x074) | |
| 697 | #define SIU_TEST_AGT_RDDATA(i) (0x070+(4*(i))) | |
| 698 | ||
| 699 | #define SIU_TEST_AGT_ADDR_MASK 0x3ffff8 | |
| 700 | #define SIU_TEST_AGT_UPPER_ADDR(off) ((off)>>22) | |
| 701 | ||
| 3d396eb1 AK |
702 | /* XG Link status */ |
| 703 | #define XG_LINK_UP 0x10 | |
| 704 | #define XG_LINK_DOWN 0x20 | |
| 705 | ||
| c9fc891f DP |
706 | #define XG_LINK_UP_P3 0x01 |
| 707 | #define XG_LINK_DOWN_P3 0x02 | |
| 708 | #define XG_LINK_STATE_P3_MASK 0xf | |
| 709 | #define XG_LINK_STATE_P3(pcifn,val) \ | |
| 710 | (((val) >> ((pcifn) * 4)) & XG_LINK_STATE_P3_MASK) | |
| 711 | ||
| 24a7a455 DP |
712 | #define P3_LINK_SPEED_MHZ 100 |
| 713 | #define P3_LINK_SPEED_MASK 0xff | |
| 714 | #define P3_LINK_SPEED_REG(pcifn) \ | |
| 715 | (CRB_PF_LINK_SPEED_1 + (((pcifn) / 4) * 4)) | |
| 716 | #define P3_LINK_SPEED_VAL(pcifn, reg) \ | |
| 717 | (((reg) >> (8 * ((pcifn) & 0x3))) & P3_LINK_SPEED_MASK) | |
| 718 | ||
| 3d396eb1 AK |
719 | #define NETXEN_CAM_RAM_BASE (NETXEN_CRB_CAM + 0x02000) |
| 720 | #define NETXEN_CAM_RAM(reg) (NETXEN_CAM_RAM_BASE + (reg)) | |
| 721 | #define NETXEN_FW_VERSION_MAJOR (NETXEN_CAM_RAM(0x150)) | |
| 722 | #define NETXEN_FW_VERSION_MINOR (NETXEN_CAM_RAM(0x154)) | |
| 723 | #define NETXEN_FW_VERSION_SUB (NETXEN_CAM_RAM(0x158)) | |
| 724 | #define NETXEN_ROM_LOCK_ID (NETXEN_CAM_RAM(0x100)) | |
| e4c93c81 | 725 | #define NETXEN_CRB_WIN_LOCK_ID (NETXEN_CAM_RAM(0x124)) |
| 3d396eb1 | 726 | |
| cb8011ad AK |
727 | #define NETXEN_PHY_LOCK_ID (NETXEN_CAM_RAM(0x120)) |
| 728 | ||
| 729 | /* Lock IDs for PHY lock */ | |
| 730 | #define PHY_LOCK_DRIVER 0x44524956 | |
| 731 | ||
| 732 | /* Used for PS PCI Memory access */ | |
| 733 | #define PCIX_PS_OP_ADDR_LO (0x10000) | |
| 734 | /* via CRB (PS side only) */ | |
| 735 | #define PCIX_PS_OP_ADDR_HI (0x10004) | |
| 3d396eb1 AK |
736 | |
| 737 | #define PCIX_INT_VECTOR (0x10100) | |
| 738 | #define PCIX_INT_MASK (0x10104) | |
| 739 | ||
| 3d396eb1 | 740 | #define PCIX_CRB_WINDOW (0x10210) |
| 3176ff3e MT |
741 | #define PCIX_CRB_WINDOW_F0 (0x10210) |
| 742 | #define PCIX_CRB_WINDOW_F1 (0x10230) | |
| 743 | #define PCIX_CRB_WINDOW_F2 (0x10250) | |
| 744 | #define PCIX_CRB_WINDOW_F3 (0x10270) | |
| e4c93c81 DP |
745 | #define PCIX_CRB_WINDOW_F4 (0x102ac) |
| 746 | #define PCIX_CRB_WINDOW_F5 (0x102bc) | |
| 747 | #define PCIX_CRB_WINDOW_F6 (0x102cc) | |
| 748 | #define PCIX_CRB_WINDOW_F7 (0x102dc) | |
| 749 | #define PCIE_CRB_WINDOW_REG(func) (((func) < 4) ? \ | |
| 750 | (PCIX_CRB_WINDOW_F0 + (0x20 * (func))) :\ | |
| 751 | (PCIX_CRB_WINDOW_F4 + (0x10 * ((func)-4)))) | |
| 752 | ||
| 753 | #define PCIX_MN_WINDOW (0x10200) | |
| 754 | #define PCIX_MN_WINDOW_F0 (0x10200) | |
| 755 | #define PCIX_MN_WINDOW_F1 (0x10220) | |
| 756 | #define PCIX_MN_WINDOW_F2 (0x10240) | |
| 757 | #define PCIX_MN_WINDOW_F3 (0x10260) | |
| 758 | #define PCIX_MN_WINDOW_F4 (0x102a0) | |
| 759 | #define PCIX_MN_WINDOW_F5 (0x102b0) | |
| 760 | #define PCIX_MN_WINDOW_F6 (0x102c0) | |
| 761 | #define PCIX_MN_WINDOW_F7 (0x102d0) | |
| 762 | #define PCIE_MN_WINDOW_REG(func) (((func) < 4) ? \ | |
| 763 | (PCIX_MN_WINDOW_F0 + (0x20 * (func))) :\ | |
| 764 | (PCIX_MN_WINDOW_F4 + (0x10 * ((func)-4)))) | |
| 765 | ||
| 766 | #define PCIX_SN_WINDOW (0x10208) | |
| 767 | #define PCIX_SN_WINDOW_F0 (0x10208) | |
| 768 | #define PCIX_SN_WINDOW_F1 (0x10228) | |
| 769 | #define PCIX_SN_WINDOW_F2 (0x10248) | |
| 770 | #define PCIX_SN_WINDOW_F3 (0x10268) | |
| 771 | #define PCIX_SN_WINDOW_F4 (0x102a8) | |
| 772 | #define PCIX_SN_WINDOW_F5 (0x102b8) | |
| 773 | #define PCIX_SN_WINDOW_F6 (0x102c8) | |
| 774 | #define PCIX_SN_WINDOW_F7 (0x102d8) | |
| 775 | #define PCIE_SN_WINDOW_REG(func) (((func) < 4) ? \ | |
| 776 | (PCIX_SN_WINDOW_F0 + (0x20 * (func))) :\ | |
| 777 | (PCIX_SN_WINDOW_F4 + (0x10 * ((func)-4)))) | |
| 3d396eb1 AK |
778 | |
| 779 | #define PCIX_TARGET_STATUS (0x10118) | |
| e4c93c81 DP |
780 | #define PCIX_TARGET_STATUS_F1 (0x10160) |
| 781 | #define PCIX_TARGET_STATUS_F2 (0x10164) | |
| 782 | #define PCIX_TARGET_STATUS_F3 (0x10168) | |
| 783 | #define PCIX_TARGET_STATUS_F4 (0x10360) | |
| 784 | #define PCIX_TARGET_STATUS_F5 (0x10364) | |
| 785 | #define PCIX_TARGET_STATUS_F6 (0x10368) | |
| 786 | #define PCIX_TARGET_STATUS_F7 (0x1036c) | |
| 787 | ||
| 3d396eb1 | 788 | #define PCIX_TARGET_MASK (0x10128) |
| e4c93c81 DP |
789 | #define PCIX_TARGET_MASK_F1 (0x10170) |
| 790 | #define PCIX_TARGET_MASK_F2 (0x10174) | |
| 791 | #define PCIX_TARGET_MASK_F3 (0x10178) | |
| 792 | #define PCIX_TARGET_MASK_F4 (0x10370) | |
| 793 | #define PCIX_TARGET_MASK_F5 (0x10374) | |
| 794 | #define PCIX_TARGET_MASK_F6 (0x10378) | |
| 795 | #define PCIX_TARGET_MASK_F7 (0x1037c) | |
| 3d396eb1 AK |
796 | |
| 797 | #define PCIX_MSI_F0 (0x13000) | |
| 3176ff3e MT |
798 | #define PCIX_MSI_F1 (0x13004) |
| 799 | #define PCIX_MSI_F2 (0x13008) | |
| 800 | #define PCIX_MSI_F3 (0x1300c) | |
| e4c93c81 DP |
801 | #define PCIX_MSI_F4 (0x13010) |
| 802 | #define PCIX_MSI_F5 (0x13014) | |
| 803 | #define PCIX_MSI_F6 (0x13018) | |
| 804 | #define PCIX_MSI_F7 (0x1301c) | |
| 3176ff3e | 805 | #define PCIX_MSI_F(i) (0x13000+((i)*4)) |
| 3d396eb1 AK |
806 | |
| 807 | #define PCIX_PS_MEM_SPACE (0x90000) | |
| 808 | ||
| 809 | #define NETXEN_PCIX_PH_REG(reg) (NETXEN_CRB_PCIE + (reg)) | |
| 810 | #define NETXEN_PCIX_PS_REG(reg) (NETXEN_CRB_PCIX_MD + (reg)) | |
| 811 | ||
| 812 | #define NETXEN_PCIE_REG(reg) (NETXEN_CRB_PCIE + (reg)) | |
| 813 | ||
| 814 | #define PCIE_MAX_DMA_XFER_SIZE (0x1404c) | |
| 815 | ||
| 816 | #define PCIE_DCR 0x00d8 | |
| 817 | ||
| 818 | #define PCIE_SEM2_LOCK (0x1c010) /* Flash lock */ | |
| 819 | #define PCIE_SEM2_UNLOCK (0x1c014) /* Flash unlock */ | |
| cb8011ad AK |
820 | #define PCIE_SEM3_LOCK (0x1c018) /* Phy lock */ |
| 821 | #define PCIE_SEM3_UNLOCK (0x1c01c) /* Phy unlock */ | |
| e4c93c81 DP |
822 | #define PCIE_SEM5_LOCK (0x1c028) /* API lock */ |
| 823 | #define PCIE_SEM5_UNLOCK (0x1c02c) /* API unlock */ | |
| 824 | #define PCIE_SEM6_LOCK (0x1c030) /* sw lock */ | |
| 825 | #define PCIE_SEM6_UNLOCK (0x1c034) /* sw unlock */ | |
| 826 | #define PCIE_SEM7_LOCK (0x1c038) /* crb win lock */ | |
| 827 | #define PCIE_SEM7_UNLOCK (0x1c03c) /* crbwin unlock*/ | |
| 828 | ||
| 829 | #define PCIE_SETUP_FUNCTION (0x12040) | |
| 830 | #define PCIE_SETUP_FUNCTION2 (0x12048) | |
| d71e1be8 | 831 | #define PCIE_MISCCFG_RC (0x1206c) |
| 3d396eb1 | 832 | #define PCIE_TGT_SPLIT_CHICKEN (0x12080) |
| e4c93c81 | 833 | #define PCIE_CHICKEN3 (0x120c8) |
| 3d396eb1 | 834 | |
| d71e1be8 | 835 | #define ISR_INT_STATE_REG (NETXEN_PCIX_PS_REG(PCIE_MISCCFG_RC)) |
| 3d396eb1 AK |
836 | #define PCIE_MAX_MASTER_SPLIT (0x14048) |
| 837 | ||
| e4c93c81 DP |
838 | #define NETXEN_PORT_MODE_NONE 0 |
| 839 | #define NETXEN_PORT_MODE_XG 1 | |
| 840 | #define NETXEN_PORT_MODE_GB 2 | |
| 841 | #define NETXEN_PORT_MODE_802_3_AP 3 | |
| 842 | #define NETXEN_PORT_MODE_AUTO_NEG 4 | |
| 843 | #define NETXEN_PORT_MODE_AUTO_NEG_1G 5 | |
| 844 | #define NETXEN_PORT_MODE_AUTO_NEG_XG 6 | |
| 845 | #define NETXEN_PORT_MODE_ADDR (NETXEN_CAM_RAM(0x24)) | |
| 846 | #define NETXEN_WOL_PORT_MODE (NETXEN_CAM_RAM(0x198)) | |
| 847 | ||
| 4da12942 DP |
848 | #define NETXEN_WOL_CONFIG_NV (NETXEN_CAM_RAM(0x184)) |
| 849 | #define NETXEN_WOL_CONFIG (NETXEN_CAM_RAM(0x188)) | |
| 850 | ||
| ba599d4f DP |
851 | #define NX_PEG_TUNE_MN_PRESENT 0x1 |
| 852 | #define NX_PEG_TUNE_CAPABILITY (NETXEN_CAM_RAM(0x02c)) | |
| 853 | ||
| 96acb6eb DP |
854 | #define NETXEN_CAM_RAM_DMA_WATCHDOG_CTRL (0x14) |
| 855 | ||
| e4c93c81 | 856 | #define ISR_MSI_INT_TRIGGER(FUNC) (NETXEN_PCIX_PS_REG(PCIX_MSI_F(FUNC))) |
| d71e1be8 | 857 | #define ISR_LEGACY_INT_TRIGGERED(VAL) (((VAL) & 0x300) == 0x200) |
| e4c93c81 DP |
858 | |
| 859 | /* | |
| 860 | * PCI Interrupt Vector Values. | |
| 861 | */ | |
| 862 | #define PCIX_INT_VECTOR_BIT_F0 0x0080 | |
| 863 | #define PCIX_INT_VECTOR_BIT_F1 0x0100 | |
| 864 | #define PCIX_INT_VECTOR_BIT_F2 0x0200 | |
| 865 | #define PCIX_INT_VECTOR_BIT_F3 0x0400 | |
| 866 | #define PCIX_INT_VECTOR_BIT_F4 0x0800 | |
| 867 | #define PCIX_INT_VECTOR_BIT_F5 0x1000 | |
| 868 | #define PCIX_INT_VECTOR_BIT_F6 0x2000 | |
| 869 | #define PCIX_INT_VECTOR_BIT_F7 0x4000 | |
| 870 | ||
| 871 | struct netxen_legacy_intr_set { | |
| 872 | uint32_t int_vec_bit; | |
| 873 | uint32_t tgt_status_reg; | |
| 874 | uint32_t tgt_mask_reg; | |
| 875 | uint32_t pci_int_reg; | |
| 876 | }; | |
| 877 | ||
| 878 | #define NX_LEGACY_INTR_CONFIG \ | |
| 879 | { \ | |
| 880 | { \ | |
| 881 | .int_vec_bit = PCIX_INT_VECTOR_BIT_F0, \ | |
| 882 | .tgt_status_reg = ISR_INT_TARGET_STATUS, \ | |
| 883 | .tgt_mask_reg = ISR_INT_TARGET_MASK, \ | |
| 884 | .pci_int_reg = ISR_MSI_INT_TRIGGER(0) }, \ | |
| 885 | \ | |
| 886 | { \ | |
| 887 | .int_vec_bit = PCIX_INT_VECTOR_BIT_F1, \ | |
| 888 | .tgt_status_reg = ISR_INT_TARGET_STATUS_F1, \ | |
| 889 | .tgt_mask_reg = ISR_INT_TARGET_MASK_F1, \ | |
| 890 | .pci_int_reg = ISR_MSI_INT_TRIGGER(1) }, \ | |
| 891 | \ | |
| 892 | { \ | |
| 893 | .int_vec_bit = PCIX_INT_VECTOR_BIT_F2, \ | |
| 894 | .tgt_status_reg = ISR_INT_TARGET_STATUS_F2, \ | |
| 895 | .tgt_mask_reg = ISR_INT_TARGET_MASK_F2, \ | |
| 896 | .pci_int_reg = ISR_MSI_INT_TRIGGER(2) }, \ | |
| 897 | \ | |
| 898 | { \ | |
| 899 | .int_vec_bit = PCIX_INT_VECTOR_BIT_F3, \ | |
| 900 | .tgt_status_reg = ISR_INT_TARGET_STATUS_F3, \ | |
| 901 | .tgt_mask_reg = ISR_INT_TARGET_MASK_F3, \ | |
| 902 | .pci_int_reg = ISR_MSI_INT_TRIGGER(3) }, \ | |
| 903 | \ | |
| 904 | { \ | |
| 905 | .int_vec_bit = PCIX_INT_VECTOR_BIT_F4, \ | |
| 906 | .tgt_status_reg = ISR_INT_TARGET_STATUS_F4, \ | |
| 907 | .tgt_mask_reg = ISR_INT_TARGET_MASK_F4, \ | |
| 908 | .pci_int_reg = ISR_MSI_INT_TRIGGER(4) }, \ | |
| 909 | \ | |
| 910 | { \ | |
| 911 | .int_vec_bit = PCIX_INT_VECTOR_BIT_F5, \ | |
| 912 | .tgt_status_reg = ISR_INT_TARGET_STATUS_F5, \ | |
| 913 | .tgt_mask_reg = ISR_INT_TARGET_MASK_F5, \ | |
| 914 | .pci_int_reg = ISR_MSI_INT_TRIGGER(5) }, \ | |
| 915 | \ | |
| 916 | { \ | |
| 917 | .int_vec_bit = PCIX_INT_VECTOR_BIT_F6, \ | |
| 918 | .tgt_status_reg = ISR_INT_TARGET_STATUS_F6, \ | |
| 919 | .tgt_mask_reg = ISR_INT_TARGET_MASK_F6, \ | |
| 920 | .pci_int_reg = ISR_MSI_INT_TRIGGER(6) }, \ | |
| 921 | \ | |
| 922 | { \ | |
| 923 | .int_vec_bit = PCIX_INT_VECTOR_BIT_F7, \ | |
| 924 | .tgt_status_reg = ISR_INT_TARGET_STATUS_F7, \ | |
| 925 | .tgt_mask_reg = ISR_INT_TARGET_MASK_F7, \ | |
| 926 | .pci_int_reg = ISR_MSI_INT_TRIGGER(7) }, \ | |
| 927 | } | |
| 928 | ||
| 3d396eb1 | 929 | #endif /* __NETXEN_NIC_HDR_H_ */ |