1 /* d10v-opc.c -- D10V opcode list
2 Copyright 1996 Free Software Foundation, Inc.
3 Written by Martin Hunt, Cygnus Support
5 This file is part of GDB, GAS, and the GNU binutils.
7 GDB, GAS, and the GNU binutils are free software; you can redistribute
8 them and/or modify them under the terms of the GNU General Public
9 License as published by the Free Software Foundation; either version
10 2, or (at your option) any later version.
12 GDB, GAS, and the GNU binutils are distributed in the hope that they
13 will be useful, but WITHOUT ANY WARRANTY; without even the implied
14 warranty of MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. See
15 the GNU General Public License for more details.
17 You should have received a copy of the GNU General Public License
18 along with this file; see the file COPYING. If not, write to the Free
19 Software Foundation, 59 Temple Place - Suite 330, Boston, MA 02111-1307, USA. */
23 #include "opcode/d10v.h"
25 const struct d10v_operand d10v_operands
[] =
29 #define RSRC (UNUSED + 1)
30 { 4, 1, OPERAND_REG
},
31 #define RDST (RSRC + 1)
32 { 4, 5, OPERAND_DEST
|OPERAND_REG
},
33 #define ASRC (RDST + 1)
34 { 1, 4, OPERAND_ACC
|OPERAND_REG
},
35 #define ADST (ASRC + 1)
36 { 1, 8, OPERAND_DEST
|OPERAND_ACC
|OPERAND_REG
},
37 #define RSRCE (ADST + 1)
38 { 4, 1, OPERAND_EVEN
|OPERAND_REG
},
39 #define RDSTE (RSRCE + 1)
40 { 4, 5, OPERAND_EVEN
|OPERAND_DEST
|OPERAND_REG
},
41 #define NUM16 (RDSTE + 1)
42 { 16, 0, OPERAND_NUM
},
43 #define NUM3 (NUM16 + 1)
44 { 3, 1, OPERAND_NUM
},
45 #define NUM4 (NUM3 + 1)
46 { 4, 1, OPERAND_NUM
},
47 #define NUM8 (NUM4 + 1) /* only used in REPI */
48 { 8, 16, OPERAND_NUM
},
49 #define ANUM16 (NUM8 + 1)
50 { 16, 0, OPERAND_ADDR
},
51 #define ANUM8 (ANUM16 + 1)
52 { 8, 0, OPERAND_ADDR
},
53 #define ASRC2 (ANUM8 + 1)
54 { 1, 8, OPERAND_ACC
|OPERAND_REG
},
55 #define RSRC2 (ASRC2 + 1)
56 { 4, 5, OPERAND_REG
},
57 #define RSRC2E (RSRC2 + 1)
58 { 4, 5, OPERAND_REG
|OPERAND_EVEN
},
59 #define ASRC0 (RSRC2E + 1)
60 { 1, 0, OPERAND_ACC
|OPERAND_REG
},
61 #define ADST0 (ASRC0 + 1)
62 { 1, 0, OPERAND_ACC
|OPERAND_REG
|OPERAND_DEST
},
63 #define FSRC (ADST0 + 1)
64 { 2, 1, OPERAND_REG
| OPERAND_FLAG
},
65 #define FDST (FSRC + 1)
66 { 1, 5, OPERAND_REG
| OPERAND_FLAG
| OPERAND_DEST
},
67 #define ATSIGN (FDST + 1)
68 { 0, 0, OPERAND_ATSIGN
},
69 #define ATPAR (ATSIGN + 1) /* "@(" */
70 { 0, 0, OPERAND_ATPAR
},
71 #define PLUS (ATPAR + 1) /* postincrement */
72 { 0, 0, OPERAND_PLUS
},
73 #define MINUS (PLUS + 1) /* postdecrement */
74 { 0, 0, OPERAND_MINUS
},
75 #define ATMINUS (MINUS + 1) /* predecrement */
76 { 0, 0, OPERAND_ATMINUS
},
77 #define CSRC (ATMINUS + 1) /* control register */
78 { 4, 1, OPERAND_REG
|OPERAND_CONTROL
},
79 #define CDST (CSRC + 1) /* control register */
80 { 4, 5, OPERAND_REG
|OPERAND_CONTROL
|OPERAND_DEST
},
83 const struct d10v_opcode d10v_opcodes
[] = {
84 { "abs", SHORT_2
, 1, EITHER
, PAR
, 0x4607, 0x7e1f, { RDST
} },
85 { "abs", SHORT_2
, 1, IU
, PAR
, 0x5607, 0x7eff, { ADST
} },
86 { "add", SHORT_2
, 1, EITHER
, PAR
, 0x0200, 0x7e01, { RDST
, RSRC
} },
87 { "add", SHORT_2
, 1, IU
, PAR
, 0x1201, 0x7ee3, { ADST
, RSRCE
} },
88 { "add", SHORT_2
, 1, IU
, PAR
, 0x1203, 0x7eef, { ADST
, ASRC
} },
89 { "add2w", SHORT_2
, 2, IU
, PAR
, 0x1200, 0x7e23, { RDSTE
, RSRCE
} },
90 { "add3", LONG_L
, 1, MU
, SEQ
, 0x1000000, 0x3f000000, { RDST
, RSRC
, NUM16
} },
91 { "addac3", LONG_R
, 1, IU
, SEQ
, 0x17000200, 0x3ffffe22, { RDSTE
, RSRCE
, ASRC0
} },
92 { "addac3", LONG_R
, 1, IU
, SEQ
, 0x17000202, 0x3ffffe2e, { RDSTE
, ASRC
, ASRC0
} },
93 { "addac3s", LONG_R
, 1, IU
, SEQ
, 0x17001200, 0x3ffffe22, { RDSTE
, RSRCE
, ASRC0
} },
94 { "addac3s", LONG_R
, 1, IU
, SEQ
, 0x17001202, 0x3ffffe2e, { RDSTE
, ASRC
, ASRC0
} },
95 { "addi", SHORT_2
, 1, EITHER
, PAR
, 0x201, 0x7e01, { RDST
, NUM4
} },
96 { "and", SHORT_2
, 1, EITHER
, PAR
, 0xc00, 0x7e01, { RDST
, RSRC
} },
97 { "and3", LONG_L
, 1, MU
, SEQ
, 0x6000000, 0x3f000000, { RDST
, RSRC
, NUM16
} },
98 { "bclri", SHORT_2
, 1, IU
, PAR
, 0xc01, 0x7e01, { RDST
, NUM4
} },
99 { "bl", LONG_B
, 3, MU
, BRANCH_LINK
, 0x24800000, 0x3fff8000, { ANUM16
} },
100 { "bl.s", SHORT_B
, 3, MU
, BRANCH_LINK
, 0x4900, 0x7f00, { ANUM8
} },
101 { "bnoti", SHORT_2
, 1, IU
, PAR
, 0xa01, 0x7e01, { RDST
, NUM4
} },
102 { "bra", LONG_B
, 3, MU
, SEQ
, 0x24000000, 0x3fff0000, { ANUM16
} },
103 { "bra.s", SHORT_B
, 3, MU
, PAR
, 0x4800, 0x7f00, { ANUM8
} },
104 { "brf0f", LONG_B
, 3, MU
, SEQ
, 0x25000000, 0x3fff0000, { ANUM16
} },
105 { "brf0f.s", SHORT_B
, 3, MU
, PAR
, 0x4a00, 0x7f00, { ANUM8
} },
106 { "brf0t", LONG_B
, 3, MU
, SEQ
, 0x25800000, 0x3fff0000, { ANUM16
} },
107 { "brf0t.s", SHORT_B
, 3, MU
, PAR
, 0x4b00, 0x7f00, { ANUM8
} },
108 { "bseti", SHORT_2
, 1, IU
, PAR
, 0x801, 0x7e01, { RDST
, NUM4
} },
109 { "btsti", SHORT_2
, 1, IU
, PAR
, 0xe01, 0x7e01, { RDST
, NUM4
} },
110 { "clrac", SHORT_2
, 1, IU
, PAR
, 0x5601, 0x7eff, { ADST
} },
111 { "cmp", SHORT_2
, 1, EITHER
, PAR
, 0x600, 0x7e01, { RSRC2
, RSRC
} },
112 { "cmp", SHORT_2
, 1, IU
, PAR
, 0x1603, 0x7eef, { ASRC2
, ASRC
} },
113 { "cmpeq", SHORT_2
, 1, EITHER
, PAR
, 0x400, 0x7e01, { RSRC2
, RSRC
} },
114 { "cmpeq", SHORT_2
, 1, IU
, PAR
, 0x1403, 0x7eef, { ASRC2
, ASRC
} },
115 { "cmpeqi", SHORT_2
, 1, EITHER
, PAR
, 0x401, 0x7e01, { RSRC2
, NUM4
} },
116 { "cmpeqi", LONG_L
, 1, MU
, SEQ
, 0x2000000, 0x3f0f0000, { RSRC2
, NUM16
} },
117 { "cmpi", SHORT_2
, 1, EITHER
, PAR
, 0x601, 0x7e01, { RSRC2
, NUM4
} },
118 { "cmpi", LONG_L
, 1, MU
, SEQ
, 0x3000000, 0x3f0f0000, { RSRC2
, NUM16
} },
119 { "cmpu", SHORT_2
, 1, EITHER
, PAR
, 0x4600, 0x7e01, { RSRC2
, RSRC
} },
120 { "cmpui", LONG_L
, 1, MU
, SEQ
, 0x23000000, 0x3f0f0000, { RSRC2
, NUM16
} },
121 { "cpfg", SHORT_2
, 1, MU
, PAR
, 0x4e09, 0x7fd9, { FDST
, FSRC
} },
122 { "dbt", SHORT_2
, 5, MU
, PAR
, 0x5f20, 0x7fff, { 0 } },
123 { "exef0f", SHORT_2
, 1, EITHER
, PAR
, 0x4e04, 0x7fff, { 0 } },
124 { "exef0t", SHORT_2
, 1, EITHER
, PAR
, 0x4e24, 0x7fff, { 0 } },
125 { "exef1f", SHORT_2
, 1, EITHER
, PAR
, 0x4e40, 0x7fff, { 0 } },
126 { "exef1t", SHORT_2
, 1, EITHER
, PAR
, 0x4e42, 0x7fff, { 0 } },
127 { "exefaf", SHORT_2
, 1, EITHER
, PAR
, 0x4e00, 0x7fff, { 0 } },
128 { "exefat", SHORT_2
, 1, EITHER
, PAR
, 0x4e02, 0x7fff, { 0 } },
129 { "exetaf", SHORT_2
, 1, EITHER
, PAR
, 0x4e20, 0x7fff, { 0 } },
130 { "exetat", SHORT_2
, 1, EITHER
, PAR
, 0x4e22, 0x7fff, { 0 } },
131 { "exp", LONG_R
, 1, IU
, SEQ
, 0x15002a00, 0x3ffffe03, { RDST
, RSRCE
} },
132 { "exp", LONG_R
, 1, IU
, SEQ
, 0x15002a02, 0x3ffffe0f, { RDST
, ASRC
} },
133 { "jl", SHORT_2
, 3, MU
, BRANCH_LINK
, 0x4d00, 0x7fe1, { RSRC
} },
134 { "jmp", SHORT_2
, 3, MU
, PAR
, 0x4c00, 0x7fe1, { RSRC
} },
135 { "ld", LONG_L
, 1, MU
, SEQ
, 0x30000000, 0x3f000000, { RDST
, ATPAR
, NUM16
, RSRC
} },
136 { "ld", SHORT_2
, 1, MU
, PAR
, 0x6401, 0x7e01, { RDST
, ATSIGN
, RSRC
, MINUS
} },
137 { "ld", SHORT_2
, 1, MU
, PAR
, 0x6001, 0x7e01, { RDST
, ATSIGN
, RSRC
, PLUS
} },
138 { "ld", SHORT_2
, 1, MU
, PAR
, 0x6000, 0x7e01, { RDST
, ATSIGN
, RSRC
} },
139 { "ld2w", LONG_L
, 1, MU
, SEQ
, 0x31000000, 0x3f100000, { RDSTE
, ATPAR
, NUM16
, RSRC
} },
140 { "ld2w", SHORT_2
, 1, MU
, PAR
, 0x6601, 0x7e21, { RDSTE
, ATSIGN
, RSRC
, MINUS
} },
141 { "ld2w", SHORT_2
, 1, MU
, PAR
, 0x6201, 0x7e21, { RDSTE
, ATSIGN
, RSRC
, PLUS
} },
142 { "ld2w", SHORT_2
, 1, MU
, PAR
, 0x6200, 0x7e21, { RDSTE
, ATSIGN
, RSRC
} },
143 { "ldb", LONG_L
, 1, MU
, SEQ
, 0x38000000, 0x3f000000, { RDST
, ATPAR
, NUM16
, RSRC
} },
144 { "ldb", SHORT_2
, 1, MU
, PAR
, 0x7000, 0x7e01, { RDST
, ATSIGN
, RSRC
} },
145 { "ldi", LONG_L
, 1, MU
, SEQ
, 0x20000000, 0x3f0f0000, { RDST
, NUM16
} },
146 { "ldi", SHORT_2
, 1, EITHER
, PAR
,0x4001, 0x7e01 , { RDST
, NUM4
} },
147 { "ldub", LONG_L
, 1, MU
, SEQ
, 0x39000000, 0x3f000000, { RDST
, ATPAR
, NUM16
, RSRC
} },
148 { "ldub", SHORT_2
, 1, MU
, PAR
, 0x7200, 0x7e01, { RDST
, ATSIGN
, RSRC
} },
149 { "mac", SHORT_2
, 1, IU
, PAR
, 0x2a00, 0x7e00, { ADST0
, RSRC2
, RSRC
} },
150 { "macsu", SHORT_2
, 1, IU
, PAR
, 0x1a00, 0x7e00, { ADST0
, RSRC2
, RSRC
} },
151 { "macu", SHORT_2
, 1, IU
, PAR
, 0x3a00, 0x7e00, { ADST0
, RSRC2
, RSRC
} },
152 { "max", SHORT_2
, 1, IU
, PAR
, 0x2600, 0x7e01, { RDST
, RSRC
} },
153 { "max", SHORT_2
, 1, IU
, PAR
, 0x3600, 0x7ee3, { ADST
, RSRCE
} },
154 { "max", SHORT_2
, 1, IU
, PAR
, 0x3602, 0x7eef, { ADST
, ASRC
} },
155 { "min", SHORT_2
, 1, IU
, PAR
, 0x2601, 0x7e01 , { RDST
, RSRC
} },
156 { "min", SHORT_2
, 1, IU
, PAR
, 0x3601, 0x7ee3 , { ADST
, RSRCE
} },
157 { "min", SHORT_2
, 1, IU
, PAR
, 0x3603, 0x7eef, { ADST
, ASRC
} },
158 { "msb", SHORT_2
, 1, IU
, PAR
, 0x2800, 0x7e00, { ADST0
, RSRC2
, RSRC
} },
159 { "msbsu", SHORT_2
, 1, IU
, PAR
, 0x1800, 0x7e00, { ADST0
, RSRC2
, RSRC
} },
160 { "msbu", SHORT_2
, 1, IU
, PAR
, 0x3800, 0x7e00, { ADST0
, RSRC2
, RSRC
} },
161 { "mul", SHORT_2
, 1, IU
, PAR
, 0x2e00, 0x7e01 , { RDST
, RSRC
} },
162 { "mulx", SHORT_2
, 1, IU
, PAR
, 0x2c00, 0x7e00, { ADST0
, RSRC2
, RSRC
} },
163 { "mulxsu", SHORT_2
, 1, IU
, PAR
, 0x1c00, 0x7e00, { ADST0
, RSRC2
, RSRC
} },
164 { "mulxu", SHORT_2
, 1, IU
, PAR
, 0x3c00, 0x7e00, { ADST0
, RSRC2
, RSRC
} },
165 { "mv", SHORT_2
, 1, IU
, PAR
, 0x4000, 0x7e01, { RDST
, RSRC
} },
166 { "mv2w", SHORT_2
, 1, IU
, PAR
, 0x5000, 0x7e23, { RDSTE
, RSRCE
} },
167 { "mv2wfac", SHORT_2
, 1, IU
, PAR
, 0x3e00, 0x7e2f, { RDSTE
, ASRC
} },
168 { "mv2wtac", SHORT_2
, 1, IU
, PAR
, 0x3e01, 0x7ee3, { RSRCE
, ADST
} },
169 { "mvac", SHORT_2
, 1, IU
, PAR
, 0x3e03, 0x7eef, { ADST
, ASRC
} },
170 { "mvb", SHORT_2
, 1, IU
, PAR
, 0x5400, 0x7e01, { RDST
, RSRC
} },
171 { "mvf0f", SHORT_2
, 1, EITHER
, PAR
, 0x4400, 0x7e01, { RDST
, RSRC
} },
172 { "mvf0t", SHORT_2
, 1, EITHER
, PAR
, 0x4401, 0x7e01, { RDST
, RSRC
} },
173 { "mvfacg", SHORT_2
, 1, IU
, PAR
, 0x1e04, 0x7e0f, { RDST
, ASRC
} },
174 { "mvfachi", SHORT_2
, 1, IU
, PAR
, 0x1e00, 0x7e0f, { RDST
, ASRC
} },
175 { "mvfaclo", SHORT_2
, 1, IU
, PAR
, 0x1e02, 0x7e0f, { RDST
, ASRC
} },
176 { "mvfc", SHORT_2
, 1, MU
, PAR
, 0x5200, 0x7e01, { RDST
, CSRC
} },
177 { "mvtacg", SHORT_2
, 1, IU
, PAR
, 0x1e41, 0x7ee1, { RSRC
, ADST
} },
178 { "mvtachi", SHORT_2
, 1, IU
, PAR
, 0x1e01, 0x7ee1, { RSRC
, ADST
} },
179 { "mvtaclo", SHORT_2
, 1, IU
, PAR
, 0x1e21, 0x7ee1, { RSRC
, ADST
} },
180 { "mvtc", SHORT_2
, 1, MU
, PAR
, 0x5600, 0x7e01, { RSRC
, CDST
} },
181 { "mvub", SHORT_2
, 1, IU
, PAR
, 0x5401, 0x7e01, { RDST
, RSRC
} },
182 { "neg", SHORT_2
, 1, EITHER
, PAR
, 0x4605, 0x7e1f, { RDST
} },
183 { "neg", SHORT_2
, 1, IU
, PAR
, 0x5605, 0x7eff, { ADST
} },
184 { "nop", SHORT_2
, 1, EITHER
, PAR
, 0x5e00, 0x7fff, { 0 } },
185 { "not", SHORT_2
, 1, EITHER
, PAR
, 0x4603, 0x7e1f, { RDST
} },
186 { "or", SHORT_2
, 1, EITHER
, PAR
, 0x800, 0x7e01, { RDST
, RSRC
} },
187 { "or3", LONG_L
, 1, MU
, SEQ
, 0x4000000, 0x3f000000, { RDST
, RSRC
, NUM16
} },
188 { "rac", SHORT_2
, 1, IU
, PAR
, 0x5201, 0x7e21, { RDSTE
, ASRC
, NUM3
} },
189 { "rachi", SHORT_2
, 1, IU
, PAR
, 0x4201, 0x7e01, { RDST
, ASRC
, NUM3
} },
190 { "rep", LONG_L
, 2, MU
, SEQ
, 0x27000000, 0x3ff00000, { RSRC
, ANUM16
} },
191 { "repi", LONG_L
, 2, MU
, SEQ
, 0x2f000000, 0x3f000000, { NUM8
, ANUM16
} },
192 { "rtd", SHORT_2
, 3, MU
, PAR
, 0x5f60, 0x7fff, { 0 } },
193 { "rte", SHORT_2
, 3, MU
, PAR
, 0x5f40, 0x7ff, { 0 } },
194 { "sadd", SHORT_2
, 1, IU
, PAR
, 0x1223, 0x7eef, { ADST
, ASRC
} },
195 { "setf0f", SHORT_2
, 1, MU
, PAR
, 0x4611, 0x7e1f, { RDST
} },
196 { "setf0t", SHORT_2
, 1, MU
, PAR
, 0x4613, 0x7e1f, { RDST
} },
197 { "sleep", SHORT_2
, 1, MU
, PAR
, 0x5fc0, 0x7fff, { 0 } },
198 { "sll", SHORT_2
, 1, IU
, PAR
, 0x2200, 0x7e01, { RDST
, RSRC
} },
199 { "sll", SHORT_2
, 1, IU
, PAR
, 0x3200, 0x7ee1, { ADST
, RSRC
} },
200 { "slli", SHORT_2
, 1, IU
, PAR
, 0x2201, 0x7e01, { RDST
, NUM4
} },
201 { "slli", SHORT_2
, 1, IU
, PAR
, 0x3201, 0x7ee1, { ADST
, NUM4
} },
202 { "slx", SHORT_2
, 1, IU
, PAR
, 0x460b, 0x7e1f, { RDST
} },
203 { "sra", SHORT_2
, 1, IU
, PAR
, 0x2400, 0x7e01, { RDST
, RSRC
} },
204 { "sra", SHORT_2
, 1, IU
, PAR
, 0x3400, 0x7ee1, { ADST
, RSRC
} },
205 { "srai", SHORT_2
, 1, IU
, PAR
, 0x2401, 0x7e01, { RDST
, NUM4
} },
206 { "srai", SHORT_2
, 1, IU
, PAR
, 0x3401, 0x7ee1, { ADST
, NUM4
} },
207 { "srl", SHORT_2
, 1, IU
, PAR
, 0x2000, 0x7e01, { RDST
, RSRC
} },
208 { "srl", SHORT_2
, 1, IU
, PAR
, 0x3000, 0x7ee1, { ADST
, RSRC
} },
209 { "srli", SHORT_2
, 1, IU
, PAR
, 0x2001, 0x7e01, { RDST
, NUM4
} },
210 { "srli", SHORT_2
, 1, IU
, PAR
, 0x3001, 0x7ee1, { ADST
, NUM4
} },
211 { "srx", SHORT_2
, 1, IU
, PAR
, 0x4609, 0x7e1f, { RDST
} },
212 { "st", LONG_L
, 1, MU
, SEQ
, 0x34000000, 0x3f000000, { RSRC2
, ATPAR
, NUM16
, RSRC
} },
213 { "st", SHORT_2
, 1, MU
, PAR
, 0x6800, 0x7e01, { RSRC2
, ATSIGN
, RSRC
} },
214 { "st", SHORT_2
, 1, MU
, PAR
, 0x6c1f, 0x7e1f, { RSRC2
, ATMINUS
, RSRC
} },
215 { "st", SHORT_2
, 1, MU
, PAR
, 0x6801, 0x7e01, { RSRC2
, ATSIGN
, RSRC
, PLUS
} },
216 { "st", SHORT_2
, 1, MU
, PAR
, 0x6c01, 0x7e01, { RSRC2
, ATSIGN
, RSRC
, MINUS
} },
217 { "st2w", LONG_L
, 1, MU
, SEQ
, 0x35000000, 0x3f100000, { RSRC2E
, ATPAR
, NUM16
, RSRC
} },
218 { "st2w", SHORT_2
, 1, MU
, PAR
, 0x6a00, 0x7e21, { RSRC2E
, ATSIGN
, RSRC
} },
219 { "st2w", SHORT_2
, 1, MU
, PAR
, 0x6e1f, 0x7e3f, { RSRC2E
, ATMINUS
, RSRC
} },
220 { "st2w", SHORT_2
, 1, MU
, PAR
, 0x6a01, 0x7e21, { RSRC2E
, ATSIGN
, RSRC
, PLUS
} },
221 { "st2w", SHORT_2
, 1, MU
, PAR
, 0x6e01, 0x7e21, { RSRC2E
, ATSIGN
, RSRC
, MINUS
} },
222 { "stb", LONG_L
, 1, MU
, SEQ
, 0x3c000000, 0x3f000000, { RSRC2
, ATPAR
, NUM16
, RSRC
} },
223 { "stb", SHORT_2
, 1, MU
, PAR
, 0x7800, 0x7e01, { RSRC2
, ATSIGN
, RSRC
} },
224 /* { "stop", SHORT_2, 1, MU, PAR, 0x5fe0, 0x7fff, { 0 } }, */
225 { "sub", SHORT_2
, 1, EITHER
, PAR
, 0x0, 0x7e01, { RDST
, RSRC
} },
226 { "sub2w", SHORT_2
, 1, IU
, PAR
, 0x1000, 0x7e23, { RDSTE
, RSRCE
} },
227 { "subac3", LONG_R
, 1, IU
, SEQ
, 0x17000000, 0x3ffffe22, { RDSTE
, RSRCE
, ASRC0
} },
228 { "subac3", LONG_R
, 1, IU
, SEQ
, 0x17000002, 0x3ffffe2e, { RDSTE
, ASRC
, ASRC0
} },
229 { "subac3s", LONG_R
, 1, IU
, SEQ
, 0x17001000, 0x3ffffe22, { RDSTE
, RSRCE
, ASRC0
} },
230 { "subac3s", LONG_R
, 1, IU
, SEQ
, 0x17001002, 0x3ffffe2e, { RDSTE
, ASRC
, ASRC0
} },
231 { "subi", SHORT_2
, 1, EITHER
, PAR
, 0x1, 0x7e01, { RDST
, NUM4
} },
232 { "trap", SHORT_2
, 5, MU
, PAR
, 0x5f00, 0x7fe1, { NUM4
} },
233 { "tst0i", LONG_L
, 1, MU
, SEQ
, 0x7000000, 0x3f0f0000, { RSRC2
, NUM16
} },
234 { "tst1i", LONG_L
, 1, MU
, SEQ
, 0xf000000, 0x3f0f0000, { RSRC2
, NUM16
} },
235 { "wait", SHORT_2
, 1, MU
, PAR
, 0x5f80, 0x7fff, { 0 } },
236 { "xor", SHORT_2
, 1, EITHER
, PAR
, 0xa00, 0x7e01, { RDST
, RSRC
} },
237 { "xor3", LONG_L
, 1, MU
, SEQ
, 0x5000000, 0x3f000000, { RDST
, RSRC
, NUM16
} },
238 { 0, 0, 0, 0, 0, 0, 0, { 0 } },