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2002-02-27 Chris Demetriou <cgd@broadcom.com>
[deliverable/binutils-gdb.git] / sim / mips / mips.igen
diff --git a/sim/mips/mips.igen b/sim/mips/mips.igen
index 66c475a7e428ae4004a13f052f7e390ce7782935..07091316b2ec8bb1f8f84e51ab861f18d6f97561 100644 (file)
--- a/sim/mips/mips.igen
+++ b/sim/mips/mips.igen
@@ -34,16 +34,36 @@
 // :option:::multi-sim:true
 
 
-// Models known by this simulator
+// Models known by this simulator are defined below.
+//
+// When placing models in the instruction descriptions, please place
+// them one per line, in the order given here.
+
+//  MIPS ISAs:
+//
+//  Instructions and related functions for these models are included in
+//  this file.
 :model:::mipsI:mips3000:
 :model:::mipsII:mips6000:
 :model:::mipsIII:mips4000:
 :model:::mipsIV:mips8000:
-:model:::mips16:mips16:
-:model:::r3900:mips3900:
-:model:::vr4100:mips4100:
+:model:::mipsV:mipsisaV:
+
+//  Vendor ISAs:
+//
+//  Standard MIPS ISA instructions used for these models are listed here,
+//  as are functions needed by those standard instructions.  Instructions
+//  which are model-dependent and which are not in the standard MIPS ISAs
+//  (or which pre-date or use different encodings than the standard
+//  instructions) are (for the most part) in separate .igen files.
+:model:::vr4100:mips4100:              // vr.igen
 :model:::vr5000:mips5000:
+:model:::r3900:mips3900:               // tx.igen
 
+//  MIPS Application Specific Extensions (ASEs)
+//
+//  Instructions for the ASEs are in separate .igen files.
+:model:::mips16:mips16:                        // m16.igen (and m16.dc)
 
 
 // Pseudo instructions known by IGEN
@@ -76,6 +96,7 @@
   CIA = CIA + 4; /* NOTE not mips16 */
   STATE |= simDELAYSLOT;
   delay_insn = IMEM32 (CIA); /* NOTE not mips16 */
+  ENGINE_ISSUE_PREFIX_HOOK();
   idecode_issue (CPU_, delay_insn, (CIA));
   STATE &= ~simDELAYSLOT;
   return target;
@@ -114,7 +135,11 @@
 }
 
 :function:::int:check_mt_hilo:hilo_history *history
-*mipsI,mipsII,mipsIII,mipsIV:
+*mipsI:
+*mipsII:
+*mipsIII:
+*mipsIV:
+*mipsV:
 *vr4100:
 *vr5000:
 {
@@ -136,7 +161,11 @@
 
 
 :function:::int:check_mf_hilo:hilo_history *history, hilo_history *peer
-*mipsI,mipsII,mipsIII,mipsIV:
+*mipsI:
+*mipsII:
+*mipsIII:
+*mipsIV:
+*mipsV:
 *vr4100:
 *vr5000:
 *r3900:
@@ -168,7 +197,11 @@
 
 
 :function:::int:check_mult_hilo:hilo_history *hi, hilo_history *lo
-*mipsI,mipsII,mipsIII,mipsIV:
+*mipsI:
+*mipsII:
+*mipsIII:
+*mipsIV:
+*mipsV:
 *vr4100:
 *vr5000:
 {
@@ -198,7 +231,11 @@
 
 
 :function:::int:check_div_hilo:hilo_history *hi, hilo_history *lo
-*mipsI,mipsII,mipsIII,mipsIV:
+*mipsI:
+*mipsII:
+*mipsIII:
+*mipsIV:
+*mipsV:
 *vr4100:
 *vr5000:
 *r3900:
@@ -218,16 +255,20 @@
 
 
 //
-// Mips Architecture:
+// MIPS Architecture:
 //
-//        CPU Instruction Set (mipsI - mipsIV)
+//        CPU Instruction Set (mipsI - mipsV)
 //
 
 
 
 000000,5.RS,5.RT,5.RD,00000,100000:SPECIAL:32::ADD
 "add r<RD>, r<RS>, r<RT>"
-*mipsI,mipsII,mipsIII,mipsIV:
+*mipsI:
+*mipsII:
+*mipsIII:
+*mipsIV:
+*mipsV:
 *vr4100:
 *vr5000:
 *r3900:
@@ -236,7 +277,7 @@
   {
     ALU32_BEGIN (GPR[RS]);
     ALU32_ADD (GPR[RT]);
-    ALU32_END (GPR[RD]);
+    ALU32_END (GPR[RD]);   /* This checks for overflow.  */
   }
   TRACE_ALU_RESULT (GPR[RD]);
 }
@@ -244,8 +285,12 @@
 
 
 001000,5.RS,5.RT,16.IMMEDIATE:NORMAL:32::ADDI
-"addi r<RT>, r<RS>, IMMEDIATE"
-*mipsI,mipsII,mipsIII,mipsIV:
+"addi r<RT>, r<RS>, <IMMEDIATE>"
+*mipsI:
+*mipsII:
+*mipsIII:
+*mipsIV:
+*mipsV:
 *vr4100:
 *vr5000:
 *r3900:
@@ -254,7 +299,7 @@
   {
     ALU32_BEGIN (GPR[RS]);
     ALU32_ADD (EXTEND16 (IMMEDIATE));
-    ALU32_END (GPR[RT]);
+    ALU32_END (GPR[RT]);   /* This checks for overflow.  */
   }
   TRACE_ALU_RESULT (GPR[RT]);
 }
@@ -270,7 +315,11 @@
 
 001001,5.RS,5.RT,16.IMMEDIATE:NORMAL:32::ADDIU
 "addiu r<RT>, r<RS>, <IMMEDIATE>"
-*mipsI,mipsII,mipsIII,mipsIV:
+*mipsI:
+*mipsII:
+*mipsIII:
+*mipsIV:
+*mipsV:
 *vr4100:
 *vr5000:
 *r3900:
@@ -289,7 +338,11 @@
 
 000000,5.RS,5.RT,5.RD,00000,100001:SPECIAL:32::ADDU
 "addu r<RD>, r<RS>, r<RT>"
-*mipsI,mipsII,mipsIII,mipsIV:
+*mipsI:
+*mipsII:
+*mipsIII:
+*mipsIV:
+*mipsV:
 *vr4100:
 *vr5000:
 *r3900:
@@ -308,7 +361,11 @@
 
 000000,5.RS,5.RT,5.RD,00000,100100:SPECIAL:32::AND
 "and r<RD>, r<RS>, r<RT>"
-*mipsI,mipsII,mipsIII,mipsIV:
+*mipsI:
+*mipsII:
+*mipsIII:
+*mipsIV:
+*mipsV:
 *vr4100:
 *vr5000:
 *r3900:
@@ -320,7 +377,11 @@
 
 001100,5.RS,5.RT,16.IMMEDIATE:NORMAL:32::ANDI
 "and r<RT>, r<RS>, <IMMEDIATE>"
-*mipsI,mipsII,mipsIII,mipsIV:
+*mipsI:
+*mipsII:
+*mipsIII:
+*mipsIV:
+*mipsV:
 *vr4100:
 *vr5000:
 *r3900:
@@ -334,7 +395,11 @@
 
 000100,5.RS,5.RT,16.OFFSET:NORMAL:32::BEQ
 "beq r<RS>, r<RT>, <OFFSET>"
-*mipsI,mipsII,mipsIII,mipsIV:
+*mipsI:
+*mipsII:
+*mipsIII:
+*mipsIV:
+*mipsV:
 *vr4100:
 *vr5000:
 *r3900:
@@ -355,6 +420,7 @@
 *mipsII:
 *mipsIII:
 *mipsIV:
+*mipsV:
 *vr4100:
 *vr5000:
 *r3900:
@@ -374,7 +440,11 @@
 
 000001,5.RS,00001,16.OFFSET:REGIMM:32::BGEZ
 "bgez r<RS>, <OFFSET>"
-*mipsI,mipsII,mipsIII,mipsIV:
+*mipsI:
+*mipsII:
+*mipsIII:
+*mipsIV:
+*mipsV:
 *vr4100:
 *vr5000:
 *r3900:
@@ -392,7 +462,11 @@
 
 000001,5.RS!31,10001,16.OFFSET:REGIMM:32::BGEZAL
 "bgezal r<RS>, <OFFSET>"
-*mipsI,mipsII,mipsIII,mipsIV:
+*mipsI:
+*mipsII:
+*mipsIII:
+*mipsIV:
+*mipsV:
 *vr4100:
 *vr5000:
 *r3900:
@@ -414,6 +488,7 @@
 *mipsII:
 *mipsIII:
 *mipsIV:
+*mipsV:
 *vr4100:
 *vr5000:
 *r3900:
@@ -439,6 +514,7 @@
 *mipsII:
 *mipsIII:
 *mipsIV:
+*mipsV:
 *vr4100:
 *vr5000:
 *r3900:
@@ -458,7 +534,11 @@
 
 000111,5.RS,00000,16.OFFSET:NORMAL:32::BGTZ
 "bgtz r<RS>, <OFFSET>"
-*mipsI,mipsII,mipsIII,mipsIV:
+*mipsI:
+*mipsII:
+*mipsIII:
+*mipsIV:
+*mipsV:
 *vr4100:
 *vr5000:
 *r3900:
@@ -479,6 +559,7 @@
 *mipsII:
 *mipsIII:
 *mipsIV:
+*mipsV:
 *vr4100:
 *vr5000:
 *r3900:
@@ -500,7 +581,11 @@
 
 000110,5.RS,00000,16.OFFSET:NORMAL:32::BLEZ
 "blez r<RS>, <OFFSET>"
-*mipsI,mipsII,mipsIII,mipsIV:
+*mipsI:
+*mipsII:
+*mipsIII:
+*mipsIV:
+*mipsV:
 *vr4100:
 *vr5000:
 *r3900:
@@ -523,6 +608,7 @@
 *mipsII:
 *mipsIII:
 *mipsIV:
+*mipsV:
 *vr4100:
 *vr5000:
 *r3900:
@@ -542,7 +628,11 @@
 
 000001,5.RS,00000,16.OFFSET:REGIMM:32::BLTZ
 "bltz r<RS>, <OFFSET>"
-*mipsI,mipsII,mipsIII,mipsIV:
+*mipsI:
+*mipsII:
+*mipsIII:
+*mipsIV:
+*mipsV:
 *vr4100:
 *vr5000:
 *r3900:
@@ -560,7 +650,11 @@
 
 000001,5.RS!31,10000,16.OFFSET:REGIMM:32::BLTZAL
 "bltzal r<RS>, <OFFSET>"
-*mipsI,mipsII,mipsIII,mipsIV:
+*mipsI:
+*mipsII:
+*mipsIII:
+*mipsIV:
+*mipsV:
 *vr4100:
 *vr5000:
 *r3900:
@@ -584,6 +678,7 @@
 *mipsII:
 *mipsIII:
 *mipsIV:
+*mipsV:
 *vr4100:
 *vr5000:
 *r3900:
@@ -607,6 +702,7 @@
 *mipsII:
 *mipsIII:
 *mipsIV:
+*mipsV:
 *vr4100:
 *vr5000:
 *r3900:
@@ -628,7 +724,11 @@
 
 000101,5.RS,5.RT,16.OFFSET:NORMAL:32::BNE
 "bne r<RS>, r<RT>, <OFFSET>"
-*mipsI,mipsII,mipsIII,mipsIV:
+*mipsI:
+*mipsII:
+*mipsIII:
+*mipsIV:
+*mipsV:
 *vr4100:
 *vr5000:
 *r3900:
@@ -649,6 +749,7 @@
 *mipsII:
 *mipsIII:
 *mipsIV:
+*mipsV:
 *vr4100:
 *vr5000:
 *r3900:
@@ -667,8 +768,12 @@
 
 
 000000,20.CODE,001101:SPECIAL:32::BREAK
-"break"
-*mipsI,mipsII,mipsIII,mipsIV:
+"break <CODE>"
+*mipsI:
+*mipsII:
+*mipsIII:
+*mipsIV:
+*mipsV:
 *vr4100:
 *vr5000:
 *r3900:
@@ -701,22 +806,19 @@
 
 
 
-
-
-
 000000,5.RS,5.RT,5.RD,00000,101100:SPECIAL:64::DADD
 "dadd r<RD>, r<RS>, r<RT>"
 *mipsIII:
 *mipsIV:
+*mipsV:
 *vr4100:
 *vr5000:
 {
-  /* this check's for overflow */
   TRACE_ALU_INPUT2 (GPR[RS], GPR[RT]);
   {
     ALU64_BEGIN (GPR[RS]);
     ALU64_ADD (GPR[RT]);
-    ALU64_END (GPR[RD]);
+    ALU64_END (GPR[RD]);   /* This checks for overflow.  */
   }
   TRACE_ALU_RESULT (GPR[RD]);
 }
@@ -727,6 +829,7 @@
 "daddi r<RT>, r<RS>, <IMMEDIATE>"
 *mipsIII:
 *mipsIV:
+*mipsV:
 *vr4100:
 *vr5000:
 {
@@ -734,7 +837,7 @@
   {
     ALU64_BEGIN (GPR[RS]);
     ALU64_ADD (EXTEND16 (IMMEDIATE));
-    ALU64_END (GPR[RT]);
+    ALU64_END (GPR[RT]);   /* This checks for overflow.  */
   }
   TRACE_ALU_RESULT (GPR[RT]);
 }
@@ -749,9 +852,10 @@
 }
 
 011001,5.RS,5.RT,16.IMMEDIATE:NORMAL:64::DADDIU
-"daddu r<RT>, r<RS>, <IMMEDIATE>"
+"daddiu r<RT>, r<RS>, <IMMEDIATE>"
 *mipsIII:
 *mipsIV:
+*mipsV:
 *vr4100:
 *vr5000:
 {
@@ -771,6 +875,7 @@
 "daddu r<RD>, r<RS>, r<RT>"
 *mipsIII:
 *mipsIV:
+*mipsV:
 *vr4100:
 *vr5000:
 {
@@ -809,10 +914,11 @@
   TRACE_ALU_RESULT2 (HI, LO);
 }
 
-000000,5.RS,5.RT,0000000000011110:SPECIAL:64::DDIV
+000000,5.RS,5.RT,0000000000,011110:SPECIAL:64::DDIV
 "ddiv r<RS>, r<RT>"
 *mipsIII:
 *mipsIV:
+*mipsV:
 *vr4100:
 *vr5000:
 {
@@ -850,6 +956,7 @@
 "ddivu r<RS>, r<RT>"
 *mipsIII:
 *mipsIV:
+*mipsV:
 *vr4100:
 *vr5000:
 {
@@ -884,9 +991,13 @@
   TRACE_ALU_RESULT2 (HI, LO);
 }
 
-000000,5.RS,5.RT,0000000000011010:SPECIAL:32::DIV
+000000,5.RS,5.RT,0000000000,011010:SPECIAL:32::DIV
 "div r<RS>, r<RT>"
-*mipsI,mipsII,mipsIII,mipsIV:
+*mipsI:
+*mipsII:
+*mipsIII:
+*mipsIV:
+*mipsV:
 *vr4100:
 *vr5000:
 *r3900:
@@ -917,9 +1028,13 @@
   TRACE_ALU_RESULT2 (HI, LO);
 }
 
-000000,5.RS,5.RT,0000000000011011:SPECIAL:32::DIVU
+000000,5.RS,5.RT,0000000000,011011:SPECIAL:32::DIVU
 "divu r<RS>, r<RT>"
-*mipsI,mipsII,mipsIII,mipsIV:
+*mipsI:
+*mipsII:
+*mipsIII:
+*mipsIV:
+*mipsV:
 *vr4100:
 *vr5000:
 *r3900:
@@ -958,7 +1073,7 @@
          ++sign;
        }
     }
-  /* multuply out the 4 sub products */
+  /* multiply out the 4 sub products */
   m00 = ((unsigned64) VL4_8 (op1) * (unsigned64) VL4_8 (op2));
   m10 = ((unsigned64) VH4_8 (op1) * (unsigned64) VL4_8 (op2));
   m01 = ((unsigned64) VL4_8 (op1) * (unsigned64) VH4_8 (op2));
@@ -994,15 +1109,17 @@
   do_dmultx (SD_, rs, rt, rd, 1);
 }
 
-000000,5.RS,5.RT,0000000000011100:SPECIAL:64::DMULT
+000000,5.RS,5.RT,0000000000,011100:SPECIAL:64::DMULT
 "dmult r<RS>, r<RT>"
-*mipsIII,mipsIV:
+*mipsIII:
+*mipsIV:
+*mipsV:
 *vr4100:
 {
   do_dmult (SD_, RS, RT, 0);
 }
 
-000000,5.RS,5.RT,5.RD,00000011100:SPECIAL:64::DMULT
+000000,5.RS,5.RT,5.RD,00000,011100:SPECIAL:64::DMULT
 "dmult r<RS>, r<RT>":RD == 0
 "dmult r<RD>, r<RS>, r<RT>"
 *vr5000:
@@ -1017,15 +1134,17 @@
   do_dmultx (SD_, rs, rt, rd, 0);
 }
 
-000000,5.RS,5.RT,0000000000011101:SPECIAL:64::DMULTU
+000000,5.RS,5.RT,0000000000,011101:SPECIAL:64::DMULTU
 "dmultu r<RS>, r<RT>"
-*mipsIII,mipsIV:
+*mipsIII:
+*mipsIV:
+*mipsV:
 *vr4100:
 {
   do_dmultu (SD_, RS, RT, 0);
 }
 
-000000,5.RS,5.RT,5.RD,00000011101:SPECIAL:64::DMULTU
+000000,5.RS,5.RT,5.RD,00000,011101:SPECIAL:64::DMULTU
 "dmultu r<RD>, r<RS>, r<RT>":RD == 0
 "dmultu r<RS>, r<RT>"
 *vr5000:
@@ -1045,10 +1164,11 @@
 }
 
 
-00000000000,5.RT,5.RD,5.SHIFT,111000:SPECIAL:64::DSLL
+000000,00000,5.RT,5.RD,5.SHIFT,111000:SPECIAL:64::DSLL
 "dsll r<RD>, r<RT>, <SHIFT>"
 *mipsIII:
 *mipsIV:
+*mipsV:
 *vr4100:
 *vr5000:
 {
@@ -1056,10 +1176,11 @@
 }
 
 
-00000000000,5.RT,5.RD,5.SHIFT,111100:SPECIAL:64::DSLL32
+000000,00000,5.RT,5.RD,5.SHIFT,111100:SPECIAL:64::DSLL32
 "dsll32 r<RD>, r<RT>, <SHIFT>"
 *mipsIII:
 *mipsIV:
+*mipsV:
 *vr4100:
 *vr5000:
 {
@@ -1067,10 +1188,11 @@
   GPR[RD] = GPR[RT] << s;
 }
 
-000000,5.RS,5.RT,5.RD,00000010100:SPECIAL:64::DSLLV
+000000,5.RS,5.RT,5.RD,00000,010100:SPECIAL:64::DSLLV
 "dsllv r<RD>, r<RT>, r<RS>"
 *mipsIII:
 *mipsIV:
+*mipsV:
 *vr4100:
 *vr5000:
 {
@@ -1083,10 +1205,11 @@
 }
 
 
-00000000000,5.RT,5.RD,5.SHIFT,111011:SPECIAL:64::DSRA
+000000,00000,5.RT,5.RD,5.SHIFT,111011:SPECIAL:64::DSRA
 "dsra r<RD>, r<RT>, <SHIFT>"
 *mipsIII:
 *mipsIV:
+*mipsV:
 *vr4100:
 *vr5000:
 {
@@ -1094,10 +1217,11 @@
 }
 
 
-00000000000,5.RT,5.RD,5.SHIFT,111111:SPECIAL:64::DSRA32
+000000,00000,5.RT,5.RD,5.SHIFT,111111:SPECIAL:64::DSRA32
 "dsra32 r<RT>, r<RD>, <SHIFT>"
 *mipsIII:
 *mipsIV:
+*mipsV:
 *vr4100:
 *vr5000:
 {
@@ -1114,10 +1238,11 @@
   TRACE_ALU_RESULT (GPR[rd]);
 }
 
-000000,5.RS,5.RT,5.RD,00000010111:SPECIAL:64::DSRAV
-"dsra32 r<RT>, r<RD>, r<RS>"
+000000,5.RS,5.RT,5.RD,00000,010111:SPECIAL:64::DSRAV
+"dsrav r<RT>, r<RD>, r<RS>"
 *mipsIII:
 *mipsIV:
+*mipsV:
 *vr4100:
 *vr5000:
 {
@@ -1130,10 +1255,11 @@
 }
 
 
-00000000000,5.RT,5.RD,5.SHIFT,111010:SPECIAL:64::DSRL
+000000,00000,5.RT,5.RD,5.SHIFT,111010:SPECIAL:64::DSRL
 "dsrl r<RD>, r<RT>, <SHIFT>"
 *mipsIII:
 *mipsIV:
+*mipsV:
 *vr4100:
 *vr5000:
 {
@@ -1141,10 +1267,11 @@
 }
 
 
-00000000000,5.RT,5.RD,5.SHIFT,111110:SPECIAL:64::DSRL32
+000000,00000,5.RT,5.RD,5.SHIFT,111110:SPECIAL:64::DSRL32
 "dsrl32 r<RD>, r<RT>, <SHIFT>"
 *mipsIII:
 *mipsIV:
+*mipsV:
 *vr4100:
 *vr5000:
 {
@@ -1161,10 +1288,11 @@
 
 
 
-000000,5.RS,5.RT,5.RD,00000010110:SPECIAL:64::DSRLV
-"dsrl32 r<RD>, r<RT>, r<RS>"
+000000,5.RS,5.RT,5.RD,00000,010110:SPECIAL:64::DSRLV
+"dsrlv r<RD>, r<RT>, r<RS>"
 *mipsIII:
 *mipsIV:
+*mipsV:
 *vr4100:
 *vr5000:
 {
@@ -1172,10 +1300,11 @@
 }
 
 
-000000,5.RS,5.RT,5.RD,00000101110:SPECIAL:64::DSUB
+000000,5.RS,5.RT,5.RD,00000,101110:SPECIAL:64::DSUB
 "dsub r<RD>, r<RS>, r<RT>"
 *mipsIII:
 *mipsIV:
+*mipsV:
 *vr4100:
 *vr5000:
 {
@@ -1183,7 +1312,7 @@
   {
     ALU64_BEGIN (GPR[RS]);
     ALU64_SUB (GPR[RT]);
-    ALU64_END (GPR[RD]);
+    ALU64_END (GPR[RD]);   /* This checks for overflow.  */
   }
   TRACE_ALU_RESULT (GPR[RD]);
 }
@@ -1196,10 +1325,11 @@
   TRACE_ALU_RESULT (GPR[rd]);
 }
 
-000000,5.RS,5.RT,5.RD,00000101111:SPECIAL:64::DSUBU
+000000,5.RS,5.RT,5.RD,00000,101111:SPECIAL:64::DSUBU
 "dsubu r<RD>, r<RS>, r<RT>"
 *mipsIII:
 *mipsIV:
+*mipsV:
 *vr4100:
 *vr5000:
 {
@@ -1209,7 +1339,11 @@
 
 000010,26.INSTR_INDEX:NORMAL:32::J
 "j <INSTR_INDEX>"
-*mipsI,mipsII,mipsIII,mipsIV:
+*mipsI:
+*mipsII:
+*mipsIII:
+*mipsIV:
+*mipsV:
 *vr4100:
 *vr5000:
 *r3900:
@@ -1223,7 +1357,11 @@
 
 000011,26.INSTR_INDEX:NORMAL:32::JAL
 "jal <INSTR_INDEX>"
-*mipsI,mipsII,mipsIII,mipsIV:
+*mipsI:
+*mipsII:
+*mipsIII:
+*mipsIV:
+*mipsV:
 *vr4100:
 *vr5000:
 *r3900:
@@ -1235,10 +1373,14 @@
   DELAY_SLOT (region | (INSTR_INDEX << 2));
 }
 
-000000,5.RS,00000,5.RD,00000001001:SPECIAL:32::JALR
+000000,5.RS,00000,5.RD,00000,001001:SPECIAL:32::JALR
 "jalr r<RS>":RD == 31
 "jalr r<RD>, r<RS>"
-*mipsI,mipsII,mipsIII,mipsIV:
+*mipsI:
+*mipsII:
+*mipsIII:
+*mipsIV:
+*mipsV:
 *vr4100:
 *vr5000:
 *r3900:
@@ -1249,9 +1391,13 @@
 }
 
 
-000000,5.RS,000000000000000001000:SPECIAL:32::JR
+000000,5.RS,000000000000000,001000:SPECIAL:32::JR
 "jr r<RS>"
-*mipsI,mipsII,mipsIII,mipsIV:
+*mipsI:
+*mipsII:
+*mipsIII:
+*mipsIV:
+*mipsV:
 *vr4100:
 *vr5000:
 *r3900:
@@ -1286,7 +1432,11 @@
 
 100000,5.BASE,5.RT,16.OFFSET:NORMAL:32::LB
 "lb r<RT>, <OFFSET>(r<BASE>)"
-*mipsI,mipsII,mipsIII,mipsIV:
+*mipsI:
+*mipsII:
+*mipsIII:
+*mipsIV:
+*mipsV:
 *vr4100:
 *vr5000:
 *r3900:
@@ -1297,7 +1447,11 @@
 
 100100,5.BASE,5.RT,16.OFFSET:NORMAL:32::LBU
 "lbu r<RT>, <OFFSET>(r<BASE>)"
-*mipsI,mipsII,mipsIII,mipsIV:
+*mipsI:
+*mipsII:
+*mipsIII:
+*mipsIV:
+*mipsV:
 *vr4100:
 *vr5000:
 *r3900:
@@ -1310,6 +1464,7 @@
 "ld r<RT>, <OFFSET>(r<BASE>)"
 *mipsIII:
 *mipsIV:
+*mipsV:
 *vr4100:
 *vr5000:
 {
@@ -1322,6 +1477,7 @@
 *mipsII:
 *mipsIII:
 *mipsIV:
+*mipsV:
 *vr4100:
 *vr5000:
 *r3900:
@@ -1336,6 +1492,7 @@
 "ldl r<RT>, <OFFSET>(r<BASE>)"
 *mipsIII:
 *mipsIV:
+*mipsV:
 *vr4100:
 *vr5000:
 {
@@ -1347,6 +1504,7 @@
 "ldr r<RT>, <OFFSET>(r<BASE>)"
 *mipsIII:
 *mipsIV:
+*mipsV:
 *vr4100:
 *vr5000:
 {
@@ -1356,7 +1514,11 @@
 
 100001,5.BASE,5.RT,16.OFFSET:NORMAL:32::LH
 "lh r<RT>, <OFFSET>(r<BASE>)"
-*mipsI,mipsII,mipsIII,mipsIV:
+*mipsI:
+*mipsII:
+*mipsIII:
+*mipsIV:
+*mipsV:
 *vr4100:
 *vr5000:
 *r3900:
@@ -1367,7 +1529,11 @@
 
 100101,5.BASE,5.RT,16.OFFSET:NORMAL:32::LHU
 "lhu r<RT>, <OFFSET>(r<BASE>)"
-*mipsI,mipsII,mipsIII,mipsIV:
+*mipsI:
+*mipsII:
+*mipsIII:
+*mipsIV:
+*mipsV:
 *vr4100:
 *vr5000:
 *r3900:
@@ -1381,6 +1547,7 @@
 *mipsII:
 *mipsIII:
 *mipsIV:
+*mipsV:
 *vr4100:
 *vr5000:
 {
@@ -1422,6 +1589,7 @@
 "lld r<RT>, <OFFSET>(r<BASE>)"
 *mipsIII:
 *mipsIV:
+*mipsV:
 *vr4100:
 *vr5000:
 {
@@ -1454,7 +1622,11 @@
 
 001111,00000,5.RT,16.IMMEDIATE:NORMAL:32::LUI
 "lui r<RT>, <IMMEDIATE>"
-*mipsI,mipsII,mipsIII,mipsIV:
+*mipsI:
+*mipsII:
+*mipsIII:
+*mipsIV:
+*mipsV:
 *vr4100:
 *vr5000:
 *r3900:
@@ -1467,7 +1639,11 @@
 
 100011,5.BASE,5.RT,16.OFFSET:NORMAL:32::LW
 "lw r<RT>, <OFFSET>(r<BASE>)"
-*mipsI,mipsII,mipsIII,mipsIV:
+*mipsI:
+*mipsII:
+*mipsIII:
+*mipsIV:
+*mipsV:
 *vr4100:
 *vr5000:
 *r3900:
@@ -1478,7 +1654,11 @@
 
 1100,ZZ!0!1!3,5.BASE,5.RT,16.OFFSET:NORMAL:32::LWCz
 "lwc<ZZ> r<RT>, <OFFSET>(r<BASE>)"
-*mipsI,mipsII,mipsIII,mipsIV:
+*mipsI:
+*mipsII:
+*mipsIII:
+*mipsIV:
+*mipsV:
 *vr4100:
 *vr5000:
 *r3900:
@@ -1546,7 +1726,11 @@
 
 100010,5.BASE,5.RT,16.OFFSET:NORMAL:32::LWL
 "lwl r<RT>, <OFFSET>(r<BASE>)"
-*mipsI,mipsII,mipsIII,mipsIV:
+*mipsI:
+*mipsII:
+*mipsIII:
+*mipsIV:
+*mipsV:
 *vr4100:
 *vr5000:
 *r3900:
@@ -1588,7 +1772,11 @@
 
 100110,5.BASE,5.RT,16.OFFSET:NORMAL:32::LWR
 "lwr r<RT>, <OFFSET>(r<BASE>)"
-*mipsI,mipsII,mipsIII,mipsIV:
+*mipsI:
+*mipsII:
+*mipsIII:
+*mipsIV:
+*mipsV:
 *vr4100:
 *vr5000:
 *r3900:
@@ -1601,6 +1789,7 @@
 "lwu r<RT>, <OFFSET>(r<BASE>)"
 *mipsIII:
 *mipsIV:
+*mipsV:
 *vr4100:
 *vr5000:
 {
@@ -1618,7 +1807,11 @@
 
 000000,0000000000,5.RD,00000,010000:SPECIAL:32::MFHI
 "mfhi r<RD>"
-*mipsI,mipsII,mipsIII,mipsIV:
+*mipsI:
+*mipsII:
+*mipsIII:
+*mipsIV:
+*mipsV:
 *vr4100:
 *vr5000:
 *r3900:
@@ -1638,7 +1831,11 @@
 
 000000,0000000000,5.RD,00000,010010:SPECIAL:32::MFLO
 "mflo r<RD>"
-*mipsI,mipsII,mipsIII,mipsIV:
+*mipsI:
+*mipsII:
+*mipsIII:
+*mipsIV:
+*mipsV:
 *vr4100:
 *vr5000:
 *r3900:
@@ -1648,9 +1845,10 @@
 
 
 
-000000,5.RS,5.RT,5.RD,00000001011:SPECIAL:32::MOVN
+000000,5.RS,5.RT,5.RD,00000,001011:SPECIAL:32::MOVN
 "movn r<RD>, r<RS>, r<RT>"
 *mipsIV:
+*mipsV:
 *vr5000:
 {
   if (GPR[RT] != 0)
@@ -1659,9 +1857,10 @@
 
 
 
-000000,5.RS,5.RT,5.RD,00000001010:SPECIAL:32::MOVZ
+000000,5.RS,5.RT,5.RD,00000,001010:SPECIAL:32::MOVZ
 "movz r<RD>, r<RS>, r<RT>"
 *mipsIV:
+*mipsV:
 *vr5000:
 {
   if (GPR[RT] == 0)
@@ -1672,7 +1871,11 @@
 
 000000,5.RS,000000000000000,010001:SPECIAL:32::MTHI
 "mthi r<RS>"
-*mipsI,mipsII,mipsIII,mipsIV:
+*mipsI:
+*mipsII:
+*mipsIII:
+*mipsIV:
+*mipsV:
 *vr4100:
 *vr5000:
 *r3900:
@@ -1683,9 +1886,13 @@
 
 
 
-000000,5.RS,000000000000000010011:SPECIAL:32::MTLO
+000000,5.RS,000000000000000,010011:SPECIAL:32::MTLO
 "mtlo r<RS>"
-*mipsI,mipsII,mipsIII,mipsIV:
+*mipsI:
+*mipsII:
+*mipsIII:
+*mipsIV:
+*mipsV:
 *vr4100:
 *vr5000:
 *r3900:
@@ -1710,16 +1917,21 @@
   TRACE_ALU_RESULT2 (HI, LO);
 }
 
-000000,5.RS,5.RT,00000,00000011000:SPECIAL:32::MULT
+000000,5.RS,5.RT,0000000000,011000:SPECIAL:32::MULT
 "mult r<RS>, r<RT>"
-*mipsI,mipsII,mipsIII,mipsIV:
+*mipsI:
+*mipsII:
+*mipsIII:
+*mipsIV:
+*mipsV:
 *vr4100:
 {
   do_mult (SD_, RS, RT, 0);
 }
 
 
-000000,5.RS,5.RT,5.RD,00000011000:SPECIAL:32::MULT
+000000,5.RS,5.RT,5.RD,00000,011000:SPECIAL:32::MULT
+"mult r<RS>, r<RT>":RD == 0
 "mult r<RD>, r<RS>, r<RT>"
 *vr5000:
 *r3900:
@@ -1742,20 +1954,25 @@
   TRACE_ALU_RESULT2 (HI, LO);
 }
 
-000000,5.RS,5.RT,00000,00000011001:SPECIAL:32::MULTU
+000000,5.RS,5.RT,0000000000,011001:SPECIAL:32::MULTU
 "multu r<RS>, r<RT>"
-*mipsI,mipsII,mipsIII,mipsIV:
+*mipsI:
+*mipsII:
+*mipsIII:
+*mipsIV:
+*mipsV:
 *vr4100:
 {
   do_multu (SD_, RS, RT, 0);
 }
 
-000000,5.RS,5.RT,5.RD,00000011001:SPECIAL:32::MULTU
+000000,5.RS,5.RT,5.RD,00000,011001:SPECIAL:32::MULTU
+"multu r<RS>, r<RT>":RD == 0
 "multu r<RD>, r<RS>, r<RT>"
 *vr5000:
 *r3900:
 {
-  do_multu (SD_, RS, RT, 0);
+  do_multu (SD_, RS, RT, RD);
 }
 
 
@@ -1768,7 +1985,11 @@
 
 000000,5.RS,5.RT,5.RD,00000,100111:SPECIAL:32::NOR
 "nor r<RD>, r<RS>, r<RT>"
-*mipsI,mipsII,mipsIII,mipsIV:
+*mipsI:
+*mipsII:
+*mipsIII:
+*mipsIV:
+*mipsV:
 *vr4100:
 *vr5000:
 *r3900:
@@ -1786,7 +2007,11 @@
 
 000000,5.RS,5.RT,5.RD,00000,100101:SPECIAL:32::OR
 "or r<RD>, r<RS>, r<RT>"
-*mipsI,mipsII,mipsIII,mipsIV:
+*mipsI:
+*mipsII:
+*mipsIII:
+*mipsIV:
+*mipsV:
 *vr4100:
 *vr5000:
 *r3900:
@@ -1805,7 +2030,11 @@
 
 001101,5.RS,5.RT,16.IMMEDIATE:NORMAL:32::ORI
 "ori r<RT>, r<RS>, <IMMEDIATE>"
-*mipsI,mipsII,mipsIII,mipsIV:
+*mipsI:
+*mipsII:
+*mipsIII:
+*mipsIV:
+*mipsV:
 *vr4100:
 *vr5000:
 *r3900:
@@ -1816,6 +2045,7 @@
 
 110011,5.RS,nnnnn,16.OFFSET:NORMAL:32::PREF
 *mipsIV:
+*mipsV:
 *vr5000:
 {
   unsigned32 instruction = instruction_0;
@@ -1859,7 +2089,11 @@
 
 101000,5.BASE,5.RT,16.OFFSET:NORMAL:32::SB
 "sb r<RT>, <OFFSET>(r<BASE>)"
-*mipsI,mipsII,mipsIII,mipsIV:
+*mipsI:
+*mipsII:
+*mipsIII:
+*mipsIV:
+*mipsV:
 *vr4100:
 *vr5000:
 *r3900:
@@ -1873,6 +2107,7 @@
 *mipsII:
 *mipsIII:
 *mipsIV:
+*mipsV:
 *vr4100:
 *vr5000:
 {
@@ -1914,6 +2149,7 @@
 "scd r<RT>, <OFFSET>(r<BASE>)"
 *mipsIII:
 *mipsIV:
+*mipsV:
 *vr4100:
 *vr5000:
 {
@@ -1951,6 +2187,7 @@
 "sd r<RT>, <OFFSET>(r<BASE>)"
 *mipsIII:
 *mipsIV:
+*mipsV:
 *vr4100:
 *vr5000:
 {
@@ -1963,6 +2200,7 @@
 *mipsII:
 *mipsIII:
 *mipsIV:
+*mipsV:
 *vr4100:
 *vr5000:
 {
@@ -1974,6 +2212,7 @@
 "sdl r<RT>, <OFFSET>(r<BASE>)"
 *mipsIII:
 *mipsIV:
+*mipsV:
 *vr4100:
 *vr5000:
 {
@@ -1985,6 +2224,7 @@
 "sdr r<RT>, <OFFSET>(r<BASE>)"
 *mipsIII:
 *mipsIV:
+*mipsV:
 *vr4100:
 *vr5000:
 {
@@ -1994,7 +2234,11 @@
 
 101001,5.BASE,5.RT,16.OFFSET:NORMAL:32::SH
 "sh r<RT>, <OFFSET>(r<BASE>)"
-*mipsI,mipsII,mipsIII,mipsIV:
+*mipsI:
+*mipsII:
+*mipsIII:
+*mipsIV:
+*mipsV:
 *vr4100:
 *vr5000:
 *r3900:
@@ -2011,14 +2255,22 @@
   TRACE_ALU_RESULT (GPR[rd]);
 }
 
-00000000000,5.RT,5.RD,5.SHIFT,000000:SPECIAL:32::SLL
+000000,00000,5.RT,5.RD,5.SHIFT,000000:SPECIAL:32::SLL
+"nop":RD == 0 && RT == 0 && SHIFT == 0
 "sll r<RD>, r<RT>, <SHIFT>"
-*mipsI,mipsII,mipsIII,mipsIV:
+*mipsI:
+*mipsII:
+*mipsIII:
+*mipsIV:
+*mipsV:
 *vr4100:
 *vr5000:
 *r3900:
 {
-  do_sll (SD_, RT, RD, SHIFT);
+  /* Skip shift for NOP, so that there won't be lots of extraneous
+     trace output.  */
+  if (RD != 0 || RT != 0 || SHIFT != 0)
+    do_sll (SD_, RT, RD, SHIFT);
 }
 
 
@@ -2031,9 +2283,13 @@
   TRACE_ALU_RESULT (GPR[rd]);
 }
 
-000000,5.RS,5.RT,5.RD,00000000100:SPECIAL:32::SLLV
+000000,5.RS,5.RT,5.RD,00000,000100:SPECIAL:32::SLLV
 "sllv r<RD>, r<RT>, r<RS>"
-*mipsI,mipsII,mipsIII,mipsIV:
+*mipsI:
+*mipsII:
+*mipsIII:
+*mipsIV:
+*mipsV:
 *vr4100:
 *vr5000:
 *r3900:
@@ -2049,9 +2305,13 @@
   TRACE_ALU_RESULT (GPR[rd]);
 }
 
-000000,5.RS,5.RT,5.RD,00000101010:SPECIAL:32::SLT
+000000,5.RS,5.RT,5.RD,00000,101010:SPECIAL:32::SLT
 "slt r<RD>, r<RS>, r<RT>"
-*mipsI,mipsII,mipsIII,mipsIV:
+*mipsI:
+*mipsII:
+*mipsIII:
+*mipsIV:
+*mipsV:
 *vr4100:
 *vr5000:
 *r3900:
@@ -2069,7 +2329,11 @@
 
 001010,5.RS,5.RT,16.IMMEDIATE:NORMAL:32::SLTI
 "slti r<RT>, r<RS>, <IMMEDIATE>"
-*mipsI,mipsII,mipsIII,mipsIV:
+*mipsI:
+*mipsII:
+*mipsIII:
+*mipsIV:
+*mipsV:
 *vr4100:
 *vr5000:
 *r3900:
@@ -2087,7 +2351,11 @@
 
 001011,5.RS,5.RT,16.IMMEDIATE:NORMAL:32::SLTIU
 "sltiu r<RT>, r<RS>, <IMMEDIATE>"
-*mipsI,mipsII,mipsIII,mipsIV:
+*mipsI:
+*mipsII:
+*mipsIII:
+*mipsIV:
+*mipsV:
 *vr4100:
 *vr5000:
 *r3900:
@@ -2104,9 +2372,13 @@
   TRACE_ALU_RESULT (GPR[rd]);
 }
 
-000000,5.RS,5.RT,5.RD,00000101011:SPECIAL:32::SLTU
+000000,5.RS,5.RT,5.RD,00000,101011:SPECIAL:32::SLTU
 "sltu r<RD>, r<RS>, r<RT>"
-*mipsI,mipsII,mipsIII,mipsIV:
+*mipsI:
+*mipsII:
+*mipsIII:
+*mipsIV:
+*mipsV:
 *vr4100:
 *vr5000:
 *r3900:
@@ -2125,7 +2397,11 @@
 
 000000,00000,5.RT,5.RD,5.SHIFT,000011:SPECIAL:32::SRA
 "sra r<RD>, r<RT>, <SHIFT>"
-*mipsI,mipsII,mipsIII,mipsIV:
+*mipsI:
+*mipsII:
+*mipsIII:
+*mipsIV:
+*mipsV:
 *vr4100:
 *vr5000:
 *r3900:
@@ -2144,9 +2420,13 @@
   TRACE_ALU_RESULT (GPR[rd]);
 }
 
-000000,5.RS,5.RT,5.RD,00000000111:SPECIAL:32::SRAV
+000000,5.RS,5.RT,5.RD,00000,000111:SPECIAL:32::SRAV
 "srav r<RD>, r<RT>, r<RS>"
-*mipsI,mipsII,mipsIII,mipsIV:
+*mipsI:
+*mipsII:
+*mipsIII:
+*mipsIV:
+*mipsV:
 *vr4100:
 *vr5000:
 *r3900:
@@ -2166,7 +2446,11 @@
 
 000000,00000,5.RT,5.RD,5.SHIFT,000010:SPECIAL:32::SRL
 "srl r<RD>, r<RT>, <SHIFT>"
-*mipsI,mipsII,mipsIII,mipsIV:
+*mipsI:
+*mipsII:
+*mipsIII:
+*mipsIV:
+*mipsV:
 *vr4100:
 *vr5000:
 *r3900:
@@ -2184,9 +2468,13 @@
   TRACE_ALU_RESULT (GPR[rd]);
 }
 
-000000,5.RS,5.RT,5.RD,00000000110:SPECIAL:32::SRLV
+000000,5.RS,5.RT,5.RD,00000,000110:SPECIAL:32::SRLV
 "srlv r<RD>, r<RT>, r<RS>"
-*mipsI,mipsII,mipsIII,mipsIV:
+*mipsI:
+*mipsII:
+*mipsIII:
+*mipsIV:
+*mipsV:
 *vr4100:
 *vr5000:
 *r3900:
@@ -2195,9 +2483,13 @@
 }
 
 
-000000,5.RS,5.RT,5.RD,00000100010:SPECIAL:32::SUB
+000000,5.RS,5.RT,5.RD,00000,100010:SPECIAL:32::SUB
 "sub r<RD>, r<RS>, r<RT>"
-*mipsI,mipsII,mipsIII,mipsIV:
+*mipsI:
+*mipsII:
+*mipsIII:
+*mipsIV:
+*mipsV:
 *vr4100:
 *vr5000:
 *r3900:
@@ -2206,7 +2498,7 @@
   {
     ALU32_BEGIN (GPR[RS]);
     ALU32_SUB (GPR[RT]);
-    ALU32_END (GPR[RD]);
+    ALU32_END (GPR[RD]);   /* This checks for overflow.  */
   }
   TRACE_ALU_RESULT (GPR[RD]);
 }
@@ -2219,9 +2511,13 @@
   TRACE_ALU_RESULT (GPR[rd]);
 }
 
-000000,5.RS,5.RT,5.RD,00000100011:SPECIAL:32::SUBU
+000000,5.RS,5.RT,5.RD,00000,100011:SPECIAL:32::SUBU
 "subu r<RD>, r<RS>, r<RT>"
-*mipsI,mipsII,mipsIII,mipsIV:
+*mipsI:
+*mipsII:
+*mipsIII:
+*mipsIV:
+*mipsV:
 *vr4100:
 *vr5000:
 *r3900:
@@ -2232,7 +2528,11 @@
 
 101011,5.BASE,5.RT,16.OFFSET:NORMAL:32::SW
 "sw r<RT>, <OFFSET>(r<BASE>)"
-*mipsI,mipsII,mipsIII,mipsIV:
+*mipsI:
+*mipsII:
+*mipsIII:
+*mipsIV:
+*mipsV:
 *vr4100:
 *r3900:
 *vr5000:
@@ -2243,7 +2543,11 @@
 
 1110,ZZ!0!1!3,5.BASE,5.RT,16.OFFSET:NORMAL:32::SWCz
 "swc<ZZ> r<RT>, <OFFSET>(r<BASE>)"
-*mipsI,mipsII,mipsIII,mipsIV:
+*mipsI:
+*mipsII:
+*mipsIII:
+*mipsIV:
+*mipsV:
 *vr4100:
 *vr5000:
 *r3900:
@@ -2301,7 +2605,11 @@
 
 101010,5.BASE,5.RT,16.OFFSET:NORMAL:32::SWL
 "swl r<RT>, <OFFSET>(r<BASE>)"
-*mipsI,mipsII,mipsIII,mipsIV:
+*mipsI:
+*mipsII:
+*mipsIII:
+*mipsIV:
+*mipsV:
 *vr4100:
 *vr5000:
 *r3900:
@@ -2333,7 +2641,11 @@
 
 101110,5.BASE,5.RT,16.OFFSET:NORMAL:32::SWR
 "swr r<RT>, <OFFSET>(r<BASE>)"
-*mipsI,mipsII,mipsIII,mipsIV:
+*mipsI:
+*mipsII:
+*mipsIII:
+*mipsIV:
+*mipsV:
 *vr4100:
 *vr5000:
 *r3900:
@@ -2342,12 +2654,13 @@
 }
 
 
-000000000000000000000,5.STYPE,001111:SPECIAL:32::SYNC
+000000,000000000000000,5.STYPE,001111:SPECIAL:32::SYNC
 "sync":STYPE == 0
 "sync <STYPE>"
 *mipsII:
 *mipsIII:
 *mipsIV:
+*mipsV:
 *vr4100:
 *vr5000:
 *r3900:
@@ -2358,7 +2671,11 @@
 
 000000,20.CODE,001100:SPECIAL:32::SYSCALL
 "syscall <CODE>"
-*mipsI,mipsII,mipsIII,mipsIV:
+*mipsI:
+*mipsII:
+*mipsIII:
+*mipsIV:
+*mipsV:
 *vr4100:
 *vr5000:
 *r3900:
@@ -2372,6 +2689,7 @@
 *mipsII:
 *mipsIII:
 *mipsIV:
+*mipsV:
 *vr4100:
 *vr5000:
 {
@@ -2385,6 +2703,7 @@
 *mipsII:
 *mipsIII:
 *mipsIV:
+*mipsV:
 *vr4100:
 *vr5000:
 {
@@ -2398,6 +2717,7 @@
 *mipsII:
 *mipsIII:
 *mipsIV:
+*mipsV:
 *vr4100:
 *vr5000:
 {
@@ -2411,6 +2731,7 @@
 *mipsII:
 *mipsIII:
 *mipsIV:
+*mipsV:
 *vr4100:
 *vr5000:
 {
@@ -2424,6 +2745,7 @@
 *mipsII:
 *mipsIII:
 *mipsIV:
+*mipsV:
 *vr4100:
 *vr5000:
 {
@@ -2437,6 +2759,7 @@
 *mipsII:
 *mipsIII:
 *mipsIV:
+*mipsV:
 *vr4100:
 *vr5000:
 {
@@ -2450,6 +2773,7 @@
 *mipsII:
 *mipsIII:
 *mipsIV:
+*mipsV:
 *vr4100:
 *vr5000:
 {
@@ -2463,6 +2787,7 @@
 *mipsII:
 *mipsIII:
 *mipsIV:
+*mipsV:
 *vr4100:
 *vr5000:
 {
@@ -2476,6 +2801,7 @@
 *mipsII:
 *mipsIII:
 *mipsIV:
+*mipsV:
 *vr4100:
 *vr5000:
 {
@@ -2489,6 +2815,7 @@
 *mipsII:
 *mipsIII:
 *mipsIV:
+*mipsV:
 *vr4100:
 *vr5000:
 {
@@ -2502,6 +2829,7 @@
 *mipsII:
 *mipsIII:
 *mipsIV:
+*mipsV:
 *vr4100:
 *vr5000:
 {
@@ -2515,6 +2843,7 @@
 *mipsII:
 *mipsIII:
 *mipsIV:
+*mipsV:
 *vr4100:
 *vr5000:
 {
@@ -2530,9 +2859,13 @@
   TRACE_ALU_RESULT (GPR[rd]);
 }
 
-000000,5.RS,5.RT,5.RD,00000100110:SPECIAL:32::XOR
+000000,5.RS,5.RT,5.RD,00000,100110:SPECIAL:32::XOR
 "xor r<RD>, r<RS>, r<RT>"
-*mipsI,mipsII,mipsIII,mipsIV:
+*mipsI:
+*mipsII:
+*mipsIII:
+*mipsIV:
+*mipsV:
 *vr4100:
 *vr5000:
 *r3900:
@@ -2550,7 +2883,11 @@
 
 001110,5.RS,5.RT,16.IMMEDIATE:NORMAL:32::XORI
 "xori r<RT>, r<RS>, <IMMEDIATE>"
-*mipsI,mipsII,mipsIII,mipsIV:
+*mipsI:
+*mipsII:
+*mipsIII:
+*mipsIV:
+*mipsV:
 *vr4100:
 *vr5000:
 *r3900:
@@ -2631,7 +2968,11 @@
 
 010001,10,3.FMT,00000,5.FS,5.FD,000101:COP1:32,f::ABS.fmt
 "abs.%s<FMT> f<FD>, f<FS>"
-*mipsI,mipsII,mipsIII,mipsIV:
+*mipsI:
+*mipsII:
+*mipsIII:
+*mipsIV:
+*mipsV:
 *vr4100:
 *vr5000:
 *r3900:
@@ -2652,7 +2993,11 @@
 
 010001,10,3.FMT,5.FT,5.FS,5.FD,000000:COP1:32,f::ADD.fmt
 "add.%s<FMT> f<FD>, f<FS>, f<FT>"
-*mipsI,mipsII,mipsIII,mipsIV:
+*mipsI:
+*mipsII:
+*mipsIII:
+*mipsIV:
+*mipsV:
 *vr4100:
 *vr5000:
 *r3900:
@@ -2679,7 +3024,9 @@
 
 010001,01000,3.0,1.ND,1.TF,16.OFFSET:COP1S:32,f::BC1a
 "bc1%s<TF>%s<ND> <OFFSET>"
-*mipsI,mipsII,mipsIII:
+*mipsI:
+*mipsII:
+*mipsIII:
 {
   check_branch_bug ();
   TRACE_BRANCH_INPUT (PREVCOC1());
@@ -2705,8 +3052,9 @@
 "bc1%s<TF>%s<ND> <OFFSET>":CC == 0
 "bc1%s<TF>%s<ND> <CC>, <OFFSET>"
 *mipsIV:
-*vr5000:
+*mipsV:
 #*vr4100:
+*vr5000:
 *r3900:
 {
   check_branch_bug ();
@@ -2769,7 +3117,9 @@
 
 010001,10,3.FMT,5.FT,5.FS,3.0,00,11,4.COND:COP1:32::C.cond.fmta
 "c.%s<COND>.%s<FMT> f<FS>, f<FT>"
-*mipsI,mipsII,mipsIII:
+*mipsI:
+*mipsII:
+*mipsIII:
 {
   do_c_cond_fmt (SD_, FMT, FT, FS, 0, COND, instruction_0);
 }
@@ -2778,6 +3128,7 @@
 "c.%s<COND>.%s<FMT> f<FS>, f<FT>":CC == 0
 "c.%s<COND>.%s<FMT> <CC>, f<FS>, f<FT>"
 *mipsIV:
+*mipsV:
 *vr4100:
 *vr5000:
 *r3900:
@@ -2790,6 +3141,7 @@
 "ceil.l.%s<FMT> f<FD>, f<FS>"
 *mipsIII:
 *mipsIV:
+*mipsV:
 *vr4100:
 *vr5000:
 *r3900:
@@ -2811,6 +3163,7 @@
 *mipsII:
 *mipsIII:
 *mipsIV:
+*mipsV:
 *vr4100:
 *vr5000:
 *r3900:
@@ -2839,11 +3192,11 @@
   if (X)
     {
       if (FS == 0)
-       PENDING_FILL((FS + FCR0IDX),VL4_8(GPR[RT]));
+       PENDING_FILL(FCR0IDX,VL4_8(GPR[RT]));
       else if (FS == 31)
-       PENDING_FILL((FS + FCR31IDX),VL4_8(GPR[RT]));
+       PENDING_FILL(FCR31IDX,VL4_8(GPR[RT]));
       /* else NOP */
-      PENDING_FILL(COCIDX,0); /* special case */
+      PENDING_SCHED(FCSR, FCR31 & (1<<23), 1, 23);
     }
   else
     { /* control from */
@@ -2857,6 +3210,7 @@
 010001,00,X,10,5.RT,5.FS,00000000000:COP1Sb:32::CxC1
 "c%s<X>c1 r<RT>, f<FS>"
 *mipsIV:
+*mipsV:
 *vr4100:
 *vr5000:
 *r3900:
@@ -2905,7 +3259,11 @@
 //
 010001,10,3.FMT,00000,5.FS,5.FD,100001:COP1:32::CVT.D.fmt
 "cvt.d.%s<FMT> f<FD>, f<FS>"
-*mipsI,mipsII,mipsIII,mipsIV:
+*mipsI:
+*mipsII:
+*mipsIII:
+*mipsIV:
+*mipsV:
 *vr4100:
 *vr5000:
 *r3900:
@@ -2927,6 +3285,7 @@
 "cvt.l.%s<FMT> f<FD>, f<FS>"
 *mipsIII:
 *mipsIV:
+*mipsV:
 *vr4100:
 *vr5000:
 *r3900:
@@ -2949,7 +3308,11 @@
 //
 010001,10,3.FMT,00000,5.FS,5.FD,100000:COP1:32::CVT.S.fmt
 "cvt.s.%s<FMT> f<FD>, f<FS>"
-*mipsI,mipsII,mipsIII,mipsIV:
+*mipsI:
+*mipsII:
+*mipsIII:
+*mipsIV:
+*mipsV:
 *vr4100:
 *vr5000:
 *r3900:
@@ -2969,7 +3332,11 @@
 
 010001,10,3.FMT,00000,5.FS,5.FD,100100:COP1:32::CVT.W.fmt
 "cvt.w.%s<FMT> f<FD>, f<FS>"
-*mipsI,mipsII,mipsIII,mipsIV:
+*mipsI:
+*mipsII:
+*mipsIII:
+*mipsIV:
+*mipsV:
 *vr4100:
 *vr5000:
 *r3900:
@@ -2989,7 +3356,11 @@
 
 010001,10,3.FMT,5.FT,5.FS,5.FD,000011:COP1:32::DIV.fmt
 "div.%s<FMT> f<FD>, f<FS>, f<FT>"
-*mipsI,mipsII,mipsIII,mipsIV:
+*mipsI:
+*mipsII:
+*mipsIII:
+*mipsIV:
+*mipsV:
 *vr4100:
 *vr5000:
 *r3900:
@@ -3031,12 +3402,19 @@
       else if ((FS & 0x1) == 0)
        PENDING_FILL(RT,(SET64HI(FGR[FS+1]) | FGR[FS]));
       else
-       PENDING_FILL(RT,SET64HI(0xDEADC0DE) | 0xBAD0BAD0);
+       {
+         if (STATE_VERBOSE_P(SD))
+           sim_io_eprintf (SD, 
+             "Warning: PC 0x%lx: semantic_DMxC1_COP1Sa 32-bit use of odd FPR number\n",
+             (long) CIA);
+         PENDING_FILL(RT,SET64HI(0xDEADC0DE) | 0xBAD0BAD0);
+       }
     }
 }
 010001,00,X,01,5.RT,5.FS,00000000000:COP1Sb:64::DMxC1
 "dm%s<X>c1 r<RT>, f<FS>"
 *mipsIV:
+*mipsV:
 *vr4100:
 *vr5000:
 *r3900:
@@ -3055,7 +3433,13 @@
       else if ((FS & 0x1) == 0)
        GPR[RT] = SET64HI (FGR[FS+1]) | FGR[FS];
       else
-       GPR[RT] = SET64HI (0xDEADC0DE) | 0xBAD0BAD0;
+       {
+         if (STATE_VERBOSE_P(SD))
+           sim_io_eprintf (SD, 
+             "Warning: PC 0x%lx: DMxC1 32-bit use of odd FPR number\n",
+                           (long) CIA);
+         GPR[RT] = SET64HI (0xDEADC0DE) | 0xBAD0BAD0;
+       }
     }
 }
 
@@ -3064,6 +3448,7 @@
 "floor.l.%s<FMT> f<FD>, f<FS>"
 *mipsIII:
 *mipsIV:
+*mipsV:
 *vr4100:
 *vr5000:
 *r3900:
@@ -3086,6 +3471,7 @@
 *mipsII:
 *mipsIII:
 *mipsIV:
+*mipsV:
 *vr4100:
 *vr5000:
 *r3900:
@@ -3105,9 +3491,11 @@
 
 110101,5.BASE,5.FT,16.OFFSET:COP1:64::LDC1
 "ldc1 f<FT>, <OFFSET>(r<BASE>)"
+*mipsI:
 *mipsII:
 *mipsIII:
 *mipsIV:
+*mipsV:
 *vr4100:
 *vr5000:
 *r3900:
@@ -3119,6 +3507,7 @@
 010011,5.BASE,5.INDEX,5.0,5.FD,000001:COP1X:64::LDXC1
 "ldxc1 f<FD>, r<INDEX>(r<BASE>)"
 *mipsIV:
+*mipsV:
 *vr5000:
 {
   COP_LD (1, FD, do_load (SD_, AccessLength_DOUBLEWORD, GPR[BASE], GPR[INDEX]));
@@ -3128,7 +3517,11 @@
 
 110001,5.BASE,5.FT,16.OFFSET:COP1:32::LWC1 
 "lwc1 f<FT>, <OFFSET>(r<BASE>)"
-*mipsI,mipsII,mipsIII,mipsIV:
+*mipsI:
+*mipsII:
+*mipsIII:
+*mipsIV:
+*mipsV:
 *vr4100:
 *vr5000:
 *r3900:
@@ -3140,6 +3533,7 @@
 010011,5.BASE,5.INDEX,5.0,5.FD,000000:COP1X:32::LWXC1
 "lwxc1 f<FD>, r<INDEX>(r<BASE>)"
 *mipsIV:
+*mipsV:
 *vr5000:
 {
   COP_LW (1, FD, do_load (SD_, AccessLength_WORD, GPR[BASE], GPR[INDEX]));
@@ -3153,6 +3547,7 @@
 010011,5.FR,5.FT,5.FS,5.FD,100,001:COP1X:32,f::MADD.D
 "madd.d f<FD>, f<FR>, f<FS>, f<FT>"
 *mipsIV:
+*mipsV:
 *vr5000:
 {
   unsigned32 instruction = instruction_0;
@@ -3169,6 +3564,7 @@
 010011,5.FR,5.FT,5.FS,5.FD,100,000:COP1X:32,f::MADD.S
 "madd.s f<FD>, f<FR>, f<FS>, f<FT>"
 *mipsIV:
+*mipsV:
 *vr5000:
 {
   unsigned32 instruction = instruction_0;
@@ -3193,7 +3589,13 @@
   if (X)
     { /*MTC1*/
       if (SizeFGR() == 64)
-       PENDING_FILL ((FS + FGRIDX), (SET64HI(0xDEADC0DE) | VL4_8(GPR[RT])));
+       {
+         if (STATE_VERBOSE_P(SD))
+           sim_io_eprintf (SD, 
+                           "Warning:  PC 0x%lx: MTC1 not DMTC1 with 64 bit regs\n",
+                           (long) CIA);
+         PENDING_FILL ((FS + FGRIDX), (SET64HI(0xDEADC0DE) | VL4_8(GPR[RT])));
+       }
       else
        PENDING_FILL ((FS + FGRIDX), VL4_8(GPR[RT]));
     }
@@ -3203,6 +3605,7 @@
 010001,00,X,00,5.RT,5.FS,00000000000:COP1Sb:32::MxC1
 "m%s<X>c1 r<RT>, f<FS>"
 *mipsIV:
+*mipsV:
 *vr4100:
 *vr5000:
 *r3900:
@@ -3218,7 +3621,11 @@
 
 010001,10,3.FMT,00000,5.FS,5.FD,000110:COP1:32::MOV.fmt
 "mov.%s<FMT> f<FD>, f<FS>"
-*mipsI,mipsII,mipsIII,mipsIV:
+*mipsI:
+*mipsII:
+*mipsIII:
+*mipsIV:
+*mipsV:
 *vr4100:
 *vr5000:
 *r3900:
@@ -3234,9 +3641,11 @@
 
 
 // MOVF
-000000,5.RS,3.CC,0,1.TF,5.RD,00000000001:SPECIAL:32::MOVtf
+// MOVT
+000000,5.RS,3.CC,0,1.TF,5.RD,00000,000001:SPECIAL:32::MOVtf
 "mov%s<TF> r<RD>, r<RS>, <CC>"
 *mipsIV:
+*mipsV:
 *vr5000:
 {
   if (GETFCC(CC) == TF)
@@ -3245,9 +3654,11 @@
 
 
 // MOVF.fmt
+// MOVT.fmt
 010001,10,3.FMT,3.CC,0,1.TF,5.FS,5.FD,010001:COP1:32::MOVtf.fmt
 "mov%s<TF>.%s<FMT> f<FD>, f<FS>, <CC>"
 *mipsIV:
+*mipsV:
 *vr5000:
 {
   unsigned32 instruction = instruction_0;
@@ -3262,16 +3673,15 @@
 
 
 010001,10,3.FMT,5.RT,5.FS,5.FD,010011:COP1:32::MOVN.fmt
+"movn.%s<FMT> f<FD>, f<FS>, r<RT>"
 *mipsIV:
+*mipsV:
 *vr5000:
 {
-  unsigned32 instruction = instruction_0;
-  int destreg = ((instruction >> 6) & 0x0000001F);
-  int fs = ((instruction >> 11) & 0x0000001F);
-  int format = ((instruction >> 21) & 0x00000007);
-  {
-    StoreFPR(destreg,format,ValueFPR(fs,format));
-  }
+  if (GPR[RT] != 0)
+    StoreFPR (FD, FMT, ValueFPR (FS, FMT));
+  else
+    StoreFPR (FD, FMT, ValueFPR (FD, FMT));
 }
 
 
@@ -3285,15 +3695,13 @@
 010001,10,3.FMT,5.RT,5.FS,5.FD,010010:COP1:32::MOVZ.fmt
 "movz.%s<FMT> f<FD>, f<FS>, r<RT>"
 *mipsIV:
+*mipsV:
 *vr5000:
 {
-  unsigned32 instruction = instruction_0;
-  int destreg = ((instruction >> 6) & 0x0000001F);
-  int fs = ((instruction >> 11) & 0x0000001F);
-  int format = ((instruction >> 21) & 0x00000007);
-  {
-   StoreFPR(destreg,format,ValueFPR(fs,format));
-  }
+  if (GPR[RT] == 0)
+    StoreFPR (FD, FMT, ValueFPR (FS, FMT));
+  else
+    StoreFPR (FD, FMT, ValueFPR (FD, FMT));
 }
 
 
@@ -3301,6 +3709,7 @@
 010011,5.FR,5.FT,5.FS,5.FD,101,001:COP1X:32::MSUB.D
 "msub.d f<FD>, f<FR>, f<FS>, f<FT>"
 *mipsIV:
+*mipsV:
 *vr5000:
 {
   unsigned32 instruction = instruction_0;
@@ -3318,6 +3727,7 @@
 010011,5.FR,5.FT,5.FS,5.FD,101000:COP1X:32::MSUB.S
 "msub.s f<FD>, f<FR>, f<FS>, f<FT>"
 *mipsIV:
+*mipsV:
 *vr5000:
 {
   unsigned32 instruction = instruction_0;
@@ -3336,7 +3746,11 @@
 
 010001,10,3.FMT,5.FT,5.FS,5.FD,000010:COP1:32::MUL.fmt
 "mul.%s<FMT> f<FD>, f<FS>, f<FT>"
-*mipsI,mipsII,mipsIII,mipsIV:
+*mipsI:
+*mipsII:
+*mipsIII:
+*mipsIV:
+*mipsV:
 *vr4100:
 *vr5000:
 *r3900:
@@ -3357,7 +3771,11 @@
 
 010001,10,3.FMT,00000,5.FS,5.FD,000111:COP1:32::NEG.fmt
 "neg.%s<FMT> f<FD>, f<FS>"
-*mipsI,mipsII,mipsIII,mipsIV:
+*mipsI:
+*mipsII:
+*mipsIII:
+*mipsIV:
+*mipsV:
 *vr4100:
 *vr5000:
 *r3900:
@@ -3379,6 +3797,7 @@
 010011,5.FR,5.FT,5.FS,5.FD,110001:COP1X:32::NMADD.D
 "nmadd.d f<FD>, f<FR>, f<FS>, f<FT>"
 *mipsIV:
+*mipsV:
 *vr5000:
 {
   unsigned32 instruction = instruction_0;
@@ -3396,6 +3815,7 @@
 010011,5.FR,5.FT,5.FS,5.FD,110000:COP1X:32::NMADD.S
 "nmadd.s f<FD>, f<FR>, f<FS>, f<FT>"
 *mipsIV:
+*mipsV:
 *vr5000:
 {
   unsigned32 instruction = instruction_0;
@@ -3413,6 +3833,7 @@
 010011,5.FR,5.FT,5.FS,5.FD,111001:COP1X:32::NMSUB.D
 "nmsub.d f<FD>, f<FR>, f<FS>, f<FT>"
 *mipsIV:
+*mipsV:
 *vr5000:
 {
   unsigned32 instruction = instruction_0;
@@ -3430,6 +3851,7 @@
 010011,5.FR,5.FT,5.FS,5.FD,111000:COP1X:32::NMSUB.S
 "nmsub.s f<FD>, f<FR>, f<FS>, f<FT>"
 *mipsIV:
+*mipsV:
 *vr5000:
 {
   unsigned32 instruction = instruction_0;
@@ -3446,6 +3868,7 @@
 010011,5.BASE,5.INDEX,5.HINT,00000001111:COP1X:32::PREFX
 "prefx <HINT>, r<INDEX>(r<BASE>)"
 *mipsIV:
+*mipsV:
 *vr5000:
 {
   unsigned32 instruction = instruction_0;
@@ -3462,8 +3885,9 @@
 }
 
 010001,10,3.FMT,00000,5.FS,5.FD,010101:COP1:32::RECIP.fmt
-*mipsIV:
 "recip.%s<FMT> f<FD>, f<FS>"
+*mipsIV:
+*mipsV:
 *vr5000:
 {
   unsigned32 instruction = instruction_0;
@@ -3483,6 +3907,7 @@
 "round.l.%s<FMT> f<FD>, f<FS>"
 *mipsIII:
 *mipsIV:
+*mipsV:
 *vr4100:
 *vr5000:
 *r3900:
@@ -3505,6 +3930,7 @@
 *mipsII:
 *mipsIII:
 *mipsIV:
+*mipsV:
 *vr4100:
 *vr5000:
 *r3900:
@@ -3524,6 +3950,7 @@
 
 010001,10,3.FMT,00000,5.FS,5.FD,010110:COP1:32::RSQRT.fmt
 *mipsIV:
+*mipsV:
 "rsqrt.%s<FMT> f<FD>, f<FS>"
 *vr5000:
 {
@@ -3542,9 +3969,11 @@
 
 111101,5.BASE,5.FT,16.OFFSET:COP1:64::SDC1
 "sdc1 f<FT>, <OFFSET>(r<BASE>)"
+*mipsI:
 *mipsII:
 *mipsIII:
 *mipsIV:
+*mipsV:
 *vr4100:
 *vr5000:
 *r3900:
@@ -3556,6 +3985,7 @@
 010011,5.BASE,5.INDEX,5.FS,00000001001:COP1X:64::SDXC1
 "ldxc1 f<FS>, r<INDEX>(r<BASE>)"
 *mipsIV:
+*mipsV:
 *vr5000:
 {
   do_store (SD_, AccessLength_DOUBLEWORD, GPR[BASE], GPR[INDEX], COP_SD (1, FS));
@@ -3567,6 +3997,7 @@
 *mipsII:
 *mipsIII:
 *mipsIV:
+*mipsV:
 *vr4100:
 *vr5000:
 *r3900:
@@ -3586,7 +4017,11 @@
 
 010001,10,3.FMT,5.FT,5.FS,5.FD,000001:COP1:32::SUB.fmt
 "sub.%s<FMT> f<FD>, f<FS>, f<FT>"
-*mipsI,mipsII,mipsIII,mipsIV:
+*mipsI:
+*mipsII:
+*mipsIII:
+*mipsIV:
+*mipsV:
 *vr4100:
 *vr5000:
 *r3900:
@@ -3608,7 +4043,11 @@
 
 111001,5.BASE,5.FT,16.OFFSET:COP1:32::SWC1
 "swc1 f<FT>, <OFFSET>(r<BASE>)"
-*mipsI,mipsII,mipsIII,mipsIV:
+*mipsI:
+*mipsII:
+*mipsIII:
+*mipsIV:
+*mipsV:
 *vr4100:
 *vr5000:
 *r3900:
@@ -3648,6 +4087,7 @@
 010011,5.BASE,5.INDEX,5.FS,00000,001000:COP1X:32::SWXC1
 "swxc1 f<FS>, r<INDEX>(r<BASE>)"
 *mipsIV:
+*mipsV:
 *vr5000:
 {
   unsigned32 instruction = instruction_0;
@@ -3686,6 +4126,7 @@
 "trunc.l.%s<FMT> f<FD>, f<FS>"
 *mipsIII:
 *mipsIV:
+*mipsV:
 *vr4100:
 *vr5000:
 *r3900:
@@ -3708,6 +4149,7 @@
 *mipsII:
 *mipsIII:
 *mipsIV:
+*mipsV:
 *vr4100:
 *vr5000:
 *r3900:
@@ -3734,7 +4176,11 @@
 
 010000,01000,00000,16.OFFSET:COP0:32::BC0F
 "bc0f <OFFSET>"
-*mipsI,mipsII,mipsIII,mipsIV:
+*mipsI:
+*mipsII:
+*mipsIII:
+*mipsIV:
+*mipsV:
 *vr4100:
 *vr5000:
 
@@ -3749,20 +4195,32 @@
 
 010000,01000,00010,16.OFFSET:COP0:32::BC0FL
 "bc0fl <OFFSET>"
-*mipsI,mipsII,mipsIII,mipsIV:
+*mipsI:
+*mipsII:
+*mipsIII:
+*mipsIV:
+*mipsV:
 *vr4100:
 *vr5000:
 
 
 010000,01000,00001,16.OFFSET:COP0:32::BC0T
 "bc0t <OFFSET>"
-*mipsI,mipsII,mipsIII,mipsIV:
+*mipsI:
+*mipsII:
+*mipsIII:
+*mipsIV:
+*mipsV:
 *vr4100:
 
 
 010000,01000,00011,16.OFFSET:COP0:32::BC0TL
 "bc0tl <OFFSET>"
-*mipsI,mipsII,mipsIII,mipsIV:
+*mipsI:
+*mipsII:
+*mipsIII:
+*mipsIV:
+*mipsV:
 *vr4100:
 *vr5000:
 
@@ -3770,6 +4228,7 @@
 101111,5.BASE,5.OP,16.OFFSET:NORMAL:32::CACHE
 *mipsIII:
 *mipsIV:
+*mipsV:
 *vr4100:
 *vr5000:
 *r3900:
@@ -3788,24 +4247,53 @@
 }
 
 
-010000,10000,000000000000000,111001:COP0:32::DI
+010000,1,0000000000000000000,111001:COP0:32::DI
 "di"
-*mipsI,mipsII,mipsIII,mipsIV:
+*mipsI:
+*mipsII:
+*mipsIII:
+*mipsIV:
+*mipsV:
 *vr4100:
 *vr5000:
 
 
-010000,10000,000000000000000,111000:COP0:32::EI
+010000,00001,5.RT,5.RD,00000000000:COP0:64::DMFC0
+"dmfc0 r<RT>, r<RD>"
+*mipsIII:
+*mipsIV:
+*mipsV:
+{
+  DecodeCoproc (instruction_0);
+}
+
+
+010000,00101,5.RT,5.RD,00000000000:COP0:64::DMTC0
+"dmtc0 r<RT>, r<RD>"
+*mipsIII:
+*mipsIV:
+*mipsV:
+{
+  DecodeCoproc (instruction_0);
+}
+
+
+010000,1,0000000000000000000,111000:COP0:32::EI
 "ei"
-*mipsI,mipsII,mipsIII,mipsIV:
+*mipsI:
+*mipsII:
+*mipsIII:
+*mipsIV:
+*mipsV:
 *vr4100:
 *vr5000:
 
 
-010000,10000,000000000000000,011000:COP0:32::ERET
+010000,1,0000000000000000000,011000:COP0:32::ERET
 "eret"
 *mipsIII:
 *mipsIV:
+*mipsV:
 *vr4100:
 *vr5000:
 {
@@ -3826,10 +4314,14 @@
 
 010000,00000,5.RT,5.RD,00000,6.REGX:COP0:32::MFC0
 "mfc0 r<RT>, r<RD> # <REGX>"
-*mipsI,mipsII,mipsIII,mipsIV:
-*r3900:
+*mipsI:
+*mipsII:
+*mipsIII:
+*mipsIV:
+*mipsV:
 *vr4100:
 *vr5000:
+*r3900:
 {
   TRACE_ALU_INPUT0 ();
   DecodeCoproc (instruction_0);
@@ -3838,21 +4330,29 @@
 
 010000,00100,5.RT,5.RD,00000,6.REGX:COP0:32::MTC0
 "mtc0 r<RT>, r<RD> # <REGX>"
-*mipsI,mipsII,mipsIII,mipsIV:
-*r3900:
+*mipsI:
+*mipsII:
+*mipsIII:
+*mipsIV:
+*mipsV:
 *vr4100:
 *vr5000:
+*r3900:
 {
   DecodeCoproc (instruction_0);
 }
 
 
-010000,10000,000000000000000,010000:COP0:32::RFE
+010000,1,0000000000000000000,010000:COP0:32::RFE
 "rfe"
-*mipsI,mipsII,mipsIII,mipsIV:
-*r3900:
+*mipsI:
+*mipsII:
+*mipsIII:
+*mipsIV:
+*mipsV:
 *vr4100:
 *vr5000:
+*r3900:
 {
   DecodeCoproc (instruction_0);
 }
@@ -3860,7 +4360,11 @@
 
 0100,ZZ!0!1!3,5.COP_FUN0!8,5.COP_FUN1,16.COP_FUN2:NORMAL:32::COPz
 "cop<ZZ> <COP_FUN0><COP_FUN1><COP_FUN2>"
-*mipsI,mipsII,mipsIII,mipsIV:
+*mipsI:
+*mipsII:
+*mipsIII:
+*mipsIV:
+*mipsV:
 *vr4100:
 *r3900:
 {
@@ -3869,30 +4373,46 @@
 
 
 
-010000,10000,000000000000000,001000:COP0:32::TLBP
+010000,1,0000000000000000000,001000:COP0:32::TLBP
 "tlbp"
-*mipsI,mipsII,mipsIII,mipsIV:
+*mipsI:
+*mipsII:
+*mipsIII:
+*mipsIV:
+*mipsV:
 *vr4100:
 *vr5000:
 
 
-010000,10000,000000000000000,000001:COP0:32::TLBR
+010000,1,0000000000000000000,000001:COP0:32::TLBR
 "tlbr"
-*mipsI,mipsII,mipsIII,mipsIV:
+*mipsI:
+*mipsII:
+*mipsIII:
+*mipsIV:
+*mipsV:
 *vr4100:
 *vr5000:
 
 
-010000,10000,000000000000000,000010:COP0:32::TLBWI
+010000,1,0000000000000000000,000010:COP0:32::TLBWI
 "tlbwi"
-*mipsI,mipsII,mipsIII,mipsIV:
+*mipsI:
+*mipsII:
+*mipsIII:
+*mipsIV:
+*mipsV:
 *vr4100:
 *vr5000:
 
 
-010000,10000,000000000000000,000110:COP0:32::TLBWR
+010000,1,0000000000000000000,000110:COP0:32::TLBWR
 "tlbwr"
-*mipsI,mipsII,mipsIII,mipsIV:
+*mipsI:
+*mipsII:
+*mipsIII:
+*mipsIV:
+*mipsV:
 *vr4100:
 *vr5000:
 
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